ALTERA Arria 10 تصميم وحدة تحكم مكعب الذاكرة الهجينة على سبيل المثالample
مثال على تصميم وحدة تحكم مكعب الذاكرة الهجينةampيوفر دليل المستخدم معلومات حول تصميم واستخدام تصميم أجهزة وحدة تحكم HMC على سبيل المثالampجنيه. تم تحديث الدليل لـ Quartus Prime Design Suite 16.0 وتم تحديثه آخر مرة في 2 مايو 2016.
مثال على التصميمampيوفر دليل البدء السريع le تعليمات خطوة بخطوة لتجميع ومحاكاة وتوليد واختبار تصميم وحدة تحكم HMC على سبيل المثال.ampجنيه. الرجوع إلى الشكل 1-1 للحصول على أكثرview من خطوات التطوير.
مثال على التصميمampلو الوصف
تصميم أجهزة تحكم HMC على سبيل المثالampيتضمن le مكونات مختلفة مثل Board Arria 10 Device ، HMC Controller IP Core ، Clocks & Reset TX PLLs ، مولد طلب مسار البيانات ومراقب الاستجابة ، TX / TX FIFO MAC ، RX MAC ، اختبار Avalon-MM Control and LEDs ، واجهة حالة وحدة التحكم ، Avalon-MM I 2C Master ، آلة حالة التهيئة ، TX Lane Swapper ، جهاز الإرسال والاستقبال x16 ، RX Lane Swapper ، واجهة إعادة تكوين جهاز الإرسال والاستقبال Arria 10 ، وجهاز HMC. السابقampيتطلب التصميم إعدادات محددة للعمل بشكل صحيح على مجموعة تطوير Arria 10 GX FPGA مع بطاقة ابنة HMC.
معلومات إضافية
يوفر قسم المعلومات الإضافية تفاصيل حول بنية الدليل للتصميم الذي تم إنشاؤه على سبيل المثالample ومحفوظات مراجعة دليل المستخدم والمصطلحات المطبعية المستخدمة في الدليل وكيفية الاتصال بـ Intel للحصول على الدعم.
تعليمات استخدام المنتج
اتبع الإرشادات أدناه لاستخدام تصميم أجهزة وحدة تحكم HMC على سبيل المثالampعلى:
- تجميع التصميم السابقampجنيه باستخدام جهاز محاكاة
- أداء محاكاة وظيفية
- إنشاء التصميم السابقample
- تجميع التصميم السابقampجنيه باستخدام Quartus Prime
- اختبر تصميم الأجهزة
لاحظ أن تكوين الأجهزة والاختبار fileق للتصميم السابقample تقع في / على سبيل المثالample_design / par ، أثناء المحاكاة fileتقع في / على سبيل المثالample_design / سيم.
لمساعدتك على فهم كيفية استخدام جوهر IP الخاص بوحدة تحكم Hybrid Memory Cube Controller ، يتميز الجوهر بمنضدة اختبار قابلة للمحاكاة وتصميم الأجهزة على سبيل المثال.ample الذي يدعم التجميع واختبار الأجهزة. عند إنشاء التصميم السابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره. يمكنك تنزيل التصميم المجمع إلى مجموعة تطوير Intel® Arria® 10 GX FPGA.
معلومات ذات صلة
دليل المستخدم الأساسي لجهاز التحكم في مكعب الذاكرة الهجين
مثال على التصميمampهيكل الدليل
تكوين واختبار الأجهزة files (تصميم الأجهزة على سبيل المثالample) فيample_ design_install_dir> / example_design / par. المحاكاة fileتقع s (testbench للمحاكاة فقط) فيample_design_install_dir> / example_design / سيم.
مثال على التصميمampمكونات لو
تصميم أجهزة تحكم HMC على سبيل المثالampيتضمن le المكونات التالية:
- HMC Controller IP core مع ساعة مرجعية CDR مضبوطة على 125 MHz ومع تعيين RX الافتراضي وإعدادات تعيين TX.
ملحوظة: التصميم السابقampيتطلب le هذه الإعدادات لتعمل بشكل صحيح على مجموعة تطوير Arria 10 GX FPGA مع بطاقة ابنة HMC. - منطق العميل الذي ينسق برمجة نواة IP ، وإنشاء الحزم والتحقق منها.
- JTAG وحدة تحكم تتصل بوحدة تحكم نظام Altera. أنت تتواصل مع منطق العميل من خلال وحدة تحكم النظام.
يسرد المفتاح fileق التي تنفذ السابقينampلو testbench.
| / src / hmcc_example.sv | تصميم الأجهزة عالي المستوى على سبيل المثالample file. |
| /sim/hmcc_tb.sv | المستوى الأعلى file للمحاكاة. |
| مخطوطات Testbench
ملحوظة: استخدم الطراز المقدمfile لتوليد هذه البرامج النصية. |
|
| /sim/run_vsim.do | البرنامج النصي ModelSim لتشغيل testbench. |
| /sim/run_vcs.sh | البرنامج النصي Synopsys VCS لتشغيل testbench. |
| /sim/run_ncsim.sh | البرنامج النصي الإيقاع NCSim لتشغيل testbench. |
إنشاء مثال على التصميمample
الشكل 1-5: مثالampعلامة تبويب التصميم في محرر معلمات وحدة تحكم مكعب الذاكرة الهجينة
اتبع هذه الخطوات لإنشاء تصميم أجهزة Arria 10 على سبيل المثالample و testbench:
- في كتالوج IP (الأدوات> كتالوج IP) ، حدد عائلة الأجهزة المستهدفة Arria 10.
- في كتالوج IP ، حدد موقع Hybrid Memory Cube Controller وحدده. تظهر نافذة New IP Variation.
- حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .qsys.
- يجب عليك تحديد جهاز Arria 10 معين في حقل الجهاز ، أو الاحتفاظ بالجهاز الافتراضي الذي يحدده برنامج Quartus Prime.
- انقر فوق موافق. يظهر محرر معلمة IP.
- في علامة التبويب IP ، حدد معلمات التباين الأساسي لـ IP الخاص بك.
- على السابقينampفي علامة التبويب Design ، اختر الإعدادات التالية للتصميم على سبيل المثالampعلى:
- لتحديد التصميم ، حدد خيار HMCC Daughter Board.
- بالنسبة للمثليينampتصميم Files ، حدد خيار المحاكاة لإنشاء جدول الاختبار ، وحدد خيار التجميع لإنشاء تصميم الأجهزة على سبيل المثالampليه.
- بالنسبة لتنسيق HDL الذي تم إنشاؤه ، يتوفر Verilog فقط.
- بالنسبة لمجموعة تطوير الهدف ، حدد مجموعة تطوير Arria 10 GX FPGA (إنتاج السيليكون).
ملحوظة: عند اختيار هذه المجموعة ، فإن تصميم الأجهزة على سبيل المثالample الكتابة فوق اختيارك السابق للجهاز مع الجهاز على اللوحة الهدف. عند إنشاء التصميم السابقample ، يقوم برنامج Intel Quartus Prime بإنشاء شركة Intel
مشروع Quartus Prime ، والإعداد ، وتعيينات الدبوس للوحة التي حددتها. إذا كنت لا تريد أن يستهدف البرنامج لوحة معينة ، فحدد بلا.
- انقر فوق إنشاء Exampزر تصميم لو
فهم Testbench
يوفر Altera تصميمًا سابقًاample مع جوهر IP الخاص بوحدة التحكم HMC. التصميم السابقample متاح لمحاكاة نواة IP الخاصة بك وللتجميع. التصميم السابقampلو في وظائف المحاكاة مثل منضدة اختبار IP الأساسية لوحدة تحكم HMC.
إذا قمت بالنقر فوق إنشاء Example Design في محرر معلمات وحدة التحكم HMC ، يقوم برنامج Quartus Prime بإنشاء جدول اختبار توضيحي. يطالبك محرر المعلمات بالموقع المطلوب من منضدة الاختبار.
لمحاكاة testbench ، يجب عليك تقديم نموذج وظيفي لناقل HMC (BFM). تختبر Altera التصميم السابقampمع اختبار Micron Hybrid Memory Cube BFM. لا يتضمن testbench وحدة I2C رئيسية ، لأن Micron HMC BFM لا يدعم ولا يتطلب التكوين بواسطة وحدة I2C.
في المحاكاة ، يتحكم testbench في TX PLL وواجهات مسار البيانات لتنفيذ التسلسل التالي من الإجراءات:
- يقوم بتهيئة HMC BFM باستخدام معدل بيانات IP الأساسي لوحدة التحكم HMC وعرض القناة ، في وضع الاستجابة المفتوحة الحلقة.
- ينشئ الرابط بين BFM ونواة IP.
- يوجه كل منفذ من منافذ IP الأساسية الأربعة لكتابة أربع حزم من البيانات إلى BFM.
- يوجه IP core لقراءة البيانات من BFM.
- يتحقق من تطابق بيانات القراءة مع بيانات الكتابة.
- في حالة تطابق البيانات ، يتم عرض TEST_PASSED.
محاكاة مثال التصميمampلو Testbench
الشكل 1-6: الإجراء
اتبع هذه الخطوات لمحاكاة طاولة الاختبار:
- في سطر الأوامر ، قم بالتغيير إلىample> / دليل sim.
- اكتب نصوص.
- اكتب أحد الأوامر التالية ، اعتمادًا على جهاز المحاكاة الخاص بك:
- ل view نتائج المحاكاة:
- عند تشغيل testbench في أي من المحاكيات الثلاثة المدعومة ، ينفذ البرنامج النصي تسلسل testbench ويسجل نشاط المحاكي فيampدليل le> / example_ design / sim / .سجل. هو "vsim" أو "ncsim" أو "vcs".
- عند تشغيل testbench في أي من المحاكيات الثلاثة المدعومة ، يقوم البرنامج النصي بإنشاء شكل موجة file. يمكنك تشغيل الأمر _gui لتحميل الشكل الموجي في شكل الموجة الخاص بالمحاكاة viewاه.
ل view شكل الموجة file في جهاز المحاكاة الخاص بك ، اكتب أحد الأوامر التالية:رخصة جهاز محاكاة نموذج رسوميات Mentor
سطر الأوامر جعل vsim_gui
شكل الموجة File <design exampدليل لو>/السابقample_design / sim / معلمه / hmcc_wf.wlf
البيئة البصرية اكتشاف سينوبسيس جعل vcs_gui <design exampدليل لو>/السابقample_design / sim / hmcc_wf.vpd إيقاع SimVision الموجي جعل ncsim_gui <design exampدليل لو>/السابقample_design / sim / cadence / hmcc_wf.shm
- حلل النتائج. يرسل testbench الناجح ويستقبل عشر حزم لكل منفذ ، ويعرض Test_PASSED "
إنشاء المجلس
قم بإعداد اللوحة لتشغيل تصميم الأجهزة على سبيل المثالampليه.
ملحوظة: تأكد من فصل الطاقة قبل تغيير أي إعدادات.
- اضبط مفاتيح DIP على البطاقة الفرعية على النحو التالي:
- اضبط مفتاح DIP SW1 للإشارة إلى معرف المكعب 0:
يُحوّل وظيفة جلسة 1 كيوب [0] يفتح 2 كيوب [1] يفتح 3 كيوب [2] يفتح 4 — لا تهتم
اضبط مفتاح DIP SW2 لتحديد إعدادات الساعة:
| يُحوّل | وظيفة | جلسة |
| 1 | CLK1_FSEL0 | مفتوح (125 ميغا هرتز) |
| 2 | CLK1_FSEL1 | مفتوح (125 ميغا هرتز) |
| 3 | CLK1_SEL | فتح (كريستال) |
| 4 | — | لا تهتم |
- قم بتوصيل بطاقة ابنة HMC بـ Arria 10 FPGA Development Kit باستخدام موصلات J8 و J10 الخاصة بالبطاقة الابنة.
- اضبط وصلات العبور على مجموعة تطوير Arria 10 GX FPGA:
- أضف تحويلات إلى وصلة العبور J8 لتحديد 1.5 فولت كإعداد VCCIO لموصل FMC B.
- أضف تحويلات إلى وصلة العبور J11 لتحديد 1.8 فولت كإعداد VCCIO لموصل FMC أ.
تجميع واختبار مثال التصميمampجنيه في الأجهزة
لتجميع وتشغيل اختبار توضيحي على تصميم الأجهزة على سبيل المثالampلو ، اتبع هذه الخطوات
- تأكد من تصميم الأجهزة على سبيل المثالampجيل كامل.
- في برنامج Quartus Prime ، افتح مشروع Quartus Primeample_design_install_dir> / example_design / par / hmcc_example.qpf.
- في Compilation Dashboard (لوحة معلومات التحويل) ، انقر فوق Compile Design (Intel Quartus Prime Pro Edition) أو اختر معالجة> بدء التجميع (Intel Quartus Prime Standard Edition).
- بعد إنشاء ملف .sof ، اتبع هذه الخطوات لبرمجة تصميم الأجهزة على سبيل المثالample على جهاز Arria 10:
- اختر أدوات> مبرمج.
- في المبرمج ، انقر فوق إعداد الأجهزة.
- حدد جهاز برمجة.
- حدد وأضف مجموعة Arria 10 GX FPGA Development Kit التي يمكن لجلسة Quartus Prime الاتصال بها.
- تأكد من أن الوضع مضبوط على JTAG.
- انقر فوق الكشف التلقائي واختر أي جهاز.
- انقر نقرًا مزدوجًا فوق جهاز Arria 10.
- افتح ملف .sof inample_design_install_dir> / example_design / par / output_ files,
ملحوظة: يقوم برنامج Quartus Prime بتغيير الجهاز إلى الجهاز الموجود في .sof. - في الصف الذي يحتوي على ملف .sof الخاص بك ، حدد المربع الموجود في عمود البرنامج / التكوين.
- انقر فوق ابدأ.
- بعد أن يقوم البرنامج بتكوين الجهاز باستخدام تصميم الأجهزة على سبيل المثالample ، راقب مصابيح LED للوحة:
- يشير مؤشر LED الأحمر الوامض إلى أن التصميم قيد التشغيل.
- يشير اثنان من مصابيح LED الخضراء بالقرب من مؤشر LED الوامض الأحمر إلى تهيئة ارتباط HMC واجتياز الاختبار.
- يشير مؤشر LED أحمر واحد بالقرب من مؤشر LED الوامض الأحمر إلى فشل الاختبار.
- خياري. استخدم testbench System Console لمراقبة مخرجات الاختبار الإضافية.
ملحوظة: استخدم وحدة تحكم النظام لمراقبة إشارات الحالة في التصميم على سبيل المثالample عندما تكون اللوحة متصلة بجهاز الكمبيوتر الخاص بك عبر J.TAG واجهه المستخدم. تعرض وحدة تحكم النظام حالة مؤشر LED الخاص باللوحة للمراقبة عن بُعد ، وحالة التهيئة لكل خطوة ، وحالة منشئ طلبات كل منفذ ومدقق الاستجابة. توفر وحدة تحكم النظام أيضًا واجهة لبدء الاختبار أو إعادة تشغيله.- اختر أدوات> أدوات تصحيح أخطاء النظام> وحدة تحكم النظام.
- في وحدة تحكم النظام ، اختر File > تنفيذ البرنامج النصي.
- افتح file <example_design_install_dir> / example_design / par / sysconsole_ testbench.tcl.
- يقوم البرنامج بتحميل مخرجات الاختبار الرسومية. اختر إعادة البدء لتشغيل الاختبار مرة أخرى.
تجميع واختبار مثال التصميمampجنيه في الأجهزة
تصميم وحدة تحكم مكعب الذاكرة الهجينة
مثال على التصميمampلو الوصف
التصميم السابقampيوضح le وظائف نواة IP الخاصة بوحدة تحكم Hybrid Memory Cube. يمكنك إنشاء التصميم من السابقampl علامة التبويب تصميم لواجهة المستخدم الرسومية (GUI) لوحدة تحكم Hybrid Memory Cube في محرر معلمات IP.
سمات
- آلة حالة التهيئة I2C master و I2C لبطاقة ابنة HMC وتكوين HMC
- ATX PLL وجهاز حالة إعادة معايرة جهاز الإرسال والاستقبال
- طلب مولد
- طلب مراقب
- واجهة وحدة تحكم النظام
متطلبات الأجهزة والبرامج
تستخدم Altera الأجهزة والبرامج التالية لاختبار التصميم السابقampعلى:
- برنامج Intel Quartus Prime
- وحدة تحكم النظام
- ModelSim-AE أو Modelsim-SE أو NCsim (Verilog HDL فقط) أو محاكي VCS
- مجموعة تطوير Arria 10 GX FPGA
- بطاقة ابنة مؤسسة حمد الطبية
الوصف الوظيفي
توفر Altera تصميمًا جاهزًا للترجمة على سبيل المثالample مع جوهر IP الخاص بوحدة التحكم HMC. هذا التصميم السابقampيستهدف le مجموعة تطوير Arria 10 GX FPGA مع بطاقة ابنة HMC متصلة عبر موصلات FMC.
يمكنك استخدام التصميم كمثال سابقample للاتصال الصحيح لنواة IP الخاصة بك بالتصميم الخاص بك ، أو كتصميم مبدئي ، يمكنك تخصيصه وفقًا لمتطلبات التصميم الخاصة بك. التصميم السابقampيتضمن le وحدة I2C رئيسية ، ووحدة إعادة معايرة PLL / CDR ، وجهاز إرسال واستقبال خارجي PLL IP ، ومنطق لإنشاء المعاملات والتحقق منها. التصميم السابقampيفترض le جهاز Micron HMC 15G-SR HMC ، وهو عبارة عن fourlجهاز الحبر على بطاقة الابنة. التصميم السابقampيتضمن le مثيلاً واحدًا من نواة IP ويتصل برابط واحد على جهاز HMC. الشكل 2-1: مثال على تصميم وحدة تحكم HMCampلو مخطط كتلة
بعد تكوين Arria 10 FPGA مع التصميم السابقample ، تقوم وحدة التحكم I2C بتكوين مولدات الساعة على متن الطائرة وجهاز HMC. عند اكتمال المعايرة ، فإن التصميم على سبيل المثالampلو معايرة ATX PLL. أثناء التشغيل ، يقوم منشئ الطلب بإنشاء أوامر القراءة والكتابة التي يقوم مركز IP الخاص بوحدة التحكم HMC بمعالجتها بعد ذلك. يقوم مراقب الطلب بالتقاط الاستجابات من IP core والتحقق من صحتها.
إشارات الواجهة
الجدول 2-1: تصميم IP الأساسي لجهاز التحكم في HMC مثالampلو الإشارات
| اسم الإشارة
clk_50 |
اتجاه
مدخل |
العرض (بت)
1 |
وصف
ساعة إدخال 50 ميجا هرتز. |
| hssi_refclk | مدخل | 1 | ساعة مرجعية لـ CDR لـ HMC و HMCC IP core. |
| اسم الإشارة
hmc_lxrx |
اتجاه
مدخل |
العرض (بت)
عدد القنوات (16 أو 8) |
وصف
يتلقى جهاز الإرسال والاستقبال FPGA دبابيس. |
| hmc_lxtx | الناتج | عدد القنوات (16
أو 8) |
دبابيس نقل جهاز الإرسال والاستقبال FPGA. |
| hmc_ctrl_lxrxps | مدخل | 1 | التحكم في حفظ الطاقة بجهاز الإرسال والاستقبال FPGA. |
| hmc_ctrl_lxtxps | الناتج | 1 | التحكم في توفير الطاقة لجهاز الإرسال والاستقبال التابع لمؤسسة حمد الطبية. |
| hmc_ctrl_ferr_n | مدخل | 1 | إخراج HMC FERR_N. |
| hmc_ctrl_p_rst_n | الناتج | 1 | مدخلات HMC P_RST_N. |
| hmc_ctrl_scl | ثنائي الاتجاه | 1 | ساعة تكوين HMC I2C. |
| hmc_ctrl_sda | ثنائي الاتجاه | 1 | بيانات تكوين HMC I2C. |
| fmc0_scl | الناتج | 1 | غير مستعمل. مدفوعة منخفضة لحماية دبابيس إدخال / إخراج FPGA من سحب 3.3 فولت على بطاقة الابنة. |
| fmc0_sda | الناتج | 1 | غير مستعمل. مدفوعة منخفضة لحماية دبابيس إدخال / إخراج FPGA من سحب 3.3 فولت على بطاقة الابنة. |
| اضغط الزر | مدخل | 1 | يستخدم إدخال زر الضغط لإعادة الضبط. |
| نبضات القلب_ | الناتج | 1 | خرج LED لنبضات القلب. |
| link_init_complete_n | الناتج | 1 | ربط إخراج LED كاملة التهيئة. |
| test_passed_n | الناتج | 1 | اجتاز الاختبار خرج LED. |
| test_failed_n | الناتج | 1 | فشل اختبار خرج LED. |
مثال على التصميمample تسجيل الخريطة
الجدول 2-2: تصميم IP الأساسي لجهاز التحكم في HMC مثالample تسجيل الخريطة
الكتابة إلى هذه السجلات تعيد تعيين التصميم.
| أجزاء
1:0 |
اسم الحقل
عدد المنافذ |
يكتب
RO |
القيمة على إعادة التعيين
يختلف |
وصف
عدد المنافذ لمثيل IP الأساسي. |
| 7:2 | محجوز | RO | 0×00 |
الجدول 2-4: تسجيل BOARD_LEDs
يعكس هذا السجل حالة مصابيح LED الخاصة باللوحة
| أجزاء
0 |
اسم الحقل
فشل الاختبار |
يكتب
RO |
القيمة على إعادة التعيين
0×00 |
وصف
فشل الاختبار. |
| 1 | اجتاز الاختبار | RO | 0×00 | نجح الاختبار. |
| 2 | اكتملت تهيئة ارتباط HMCC | RO | 0×00 | اكتملت تهيئة ارتباط HMC وجاهزًا لحركة المرور. |
| 3 | نبض القلب | RO | 0×00 | للتبديل عند تشغيل التصميم. |
| 7:4 | محجوز | RO | 0×00 |
الجدول 2-5: TEST_INITIALIZATION_STATUS التسجيل
| أجزاء
0 |
اسم الحقل
مجموعة المولدات على مدار الساعة I2C |
يكتب
RO |
القيمة على إعادة التعيين
0×00 |
وصف
تم تكوين مولدات على مدار الساعة على متن الطائرة. |
| 1 | اكتملت إعادة معايرة ATX PLL وجهاز الإرسال والاستقبال | RO | 0×00 | تمت إعادة معايرة ATX PLL وأجهزة الإرسال والاستقبال مع ساعة الإدخال. |
| 2 | I2C مؤسسة حمد الطبية
تم الانتهاء من التكوين |
RO | 0×00 | اكتمل تكوين جهاز HMC عبر I2C. |
| 3 | اكتملت تهيئة ارتباط HMC | RO | 0×00 | اكتملت تهيئة ارتباط HMC وجاهزًا لحركة المرور. |
| 7:4 | محجوز | RO | 0×00 |
الجدول 2-6: تسجيل PORT_STATUS
| أجزاء
0 |
اسم الحقل
المنفذ 0 يطلب موافق |
يكتب
RO |
القيمة على إعادة التعيين
0×00 |
وصف
اكتمل إنشاء طلب المنفذ 0. |
| 1 | استجابات المنفذ 0 جيدة | RO | 0×00 | تم التحقق من استجابة المنفذ 0. |
| 2 | المنفذ 1 يطلب موافق | RO | 0×00 | اكتمل إنشاء طلب المنفذ 1. |
| 3 | استجابات المنفذ 1 جيدة | RO | 0×00 | تم التحقق من استجابة المنفذ 1. |
| أجزاء
4 |
اسم الحقل
المنفذ 2 يطلب موافق |
يكتب
RO |
القيمة على إعادة التعيين
0×00 |
وصف
اكتمل إنشاء طلب المنفذ 2. |
| 5 | استجابات المنفذ 2 جيدة | RO | 0×00 | تم التحقق من استجابة المنفذ 2. |
| 6 | المنفذ 3 يطلب موافق | RO | 0×00 | اكتمل إنشاء طلب المنفذ 3. |
| 7 | استجابات المنفذ 4 جيدة | RO | 0×00 | تم التحقق من استجابة المنفذ 3. |
معلومات إضافية
مثال على تصميم وحدة التحكم HMCample سجل مراجعة دليل المستخدم
الجدول أ -1: تاريخ مراجعة الوثيقة
يلخص الميزات الجديدة والتغييرات في التصميم السابقample دليل المستخدم لنواة IP الخاصة بوحدة التحكم HMC.
| تاريخ | نسخة ACDS | التغييرات |
| 2016.05.02 | 16.0 | الإصدار الأولي. |
كيفية الاتصال بشركة Intel
الجدول أ -2: كيفية الاتصال بشركة Intel
لتحديد موقع أحدث المعلومات حول منتجات Intel ، راجع هذا الجدول. يمكنك أيضًا الاتصال بمكتب مبيعات Intel المحلي أو مندوب مبيعات.
| اتصال | طريقة الاتصال | عنوان |
| الدعم الفني | Webموقع | www.altera.com/support |
|
التدريب الفني |
Webموقع | www.altera.com/training |
| بريد إلكتروني | FPGAtraining@intel.com | |
| الأدب المنتج | Webموقع | www.altera.com/literature |
| الدعم غير الفني: عام | بريد إلكتروني | nacomp@altera.com |
| اتصال
الدعم غير الفني: ترخيص البرامج |
طريقة الاتصال
بريد إلكتروني |
عنوان
|
معلومات ذات صلة
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/literature
- nacomp@altera.com
- Authorization@altera.com
الاتفاقيات المطبعية
الجدول أ -3: الاصطلاحات المطبعية
يسرد الاصطلاحات المطبعية التي يستخدمها هذا المستند
تتيح لك أيقونة الملاحظات إرسال ملاحظات إلى Altera حول المستند. تختلف طرق جمع الملاحظات بما يتناسب مع كل مستند
شركة إنتل. كل الحقوق محفوظة. تعد كلمات وشعارات Intel وشعار Intel و Altera و Arria و Cyclone و Enpirion و MAX و Nios و Quartus و Stratix علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها في الولايات المتحدة و / أو البلدان الأخرى. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين
101 Innovation Drive، San Jose، CA 95134
آخر تحديث لـ Quartus Prime Design Suite: 16.0
يو جي-20027
2016.05.02
101 محرك الابتكار
سان خوسيه، كاليفورنيا 95134
www.altera.com
المستندات / الموارد
 |
ALTERA Arria 10 تصميم وحدة تحكم مكعب الذاكرة الهجينة على سبيل المثالample [بي دي اف] دليل المستخدم تصميم وحدة تحكم Arria 10 Hybrid Memory Cube مثالampلو ، Arria 10 ، تصميم وحدة تحكم Hybrid Memory Cube Exampمثال ، تصميم وحدة التحكمampلو ، تصميم السابقينample |