ALTERA Arria 10 Hybrid Memwa Kib Kontwolè Design Example

Hybrid Memwa Kib Kontwolè Design ExampGid Itilizatè a bay enfòmasyon sou konsepsyon ak itilizasyon konsepsyon pyès ki nan konpitè HMC Controller example. Gid la mete ajou pou Quartus Prime Design Suite 16.0 e li te dènye mete ajou 2 me 2016.
Design Example Quick Start Guide bay enstriksyon etap pa etap pou konpile, similye, jenere, ak teste konsepsyon HMC Controller ex.ample. Gade nan figi 1-1 pou yon souview nan etap devlopman yo.

Design Example Deskripsyon

Konsepsyon pyès ki nan konpitè HMC Controller example gen ladann divès kalite konpozan tankou Komisyon Konsèy Arria 10 Aparèy, HMC Controller IP Core, Clocks & Reset TX PLLs, Dèlko Demann Path Done ak Monitè Repons, TX/TX FIFO MAC, RX MAC, Tès Avalon-MM Kontwòl ak LEDs, Entèfas Estati Kontwolè. , Avalon-MM I 2C Mèt, Machin Eta Inisyalizasyon, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Rekonfigurasyon Entèfas, ak Aparèy HMC. Ansyen anampKonsepsyon an egzije paramèt espesifik pou fonksyone byen sou Arria 10 GX FPGA Development Kit ak kat pitit fi HMC la.

Enfòmasyon adisyonèl

Seksyon Enfòmasyon adisyonèl la bay detay sou estrikti anyè pou konsepsyon pwodwi a eksample, istwa revizyon gid itilizatè a, konvansyon tipografik yo itilize nan gid la, ak fason pou kontakte Intel pou sipò.

Enstriksyon Itilizasyon Pwodwi

Swiv enstriksyon ki anba yo pou itilize konsepsyon pyès ki nan konpitè HMC Controller ekzample:

1. Konpile desen an eksample lè l sèvi avèk yon similatè
2. Fè simulation fonksyonèl
3. Jenere konsepsyon an eksample
4. Konpile desen an eksample lè l sèvi avèk Quartus Prime
5. Teste konsepsyon pyès ki nan konpitè

Remake byen ke konfigirasyon pyès ki nan konpitè ak tès la files pou desen an example yo sitiye nan /example_design/par, pandan y ap simulation la fileyo sitiye nan /example_design/sim.

Pou ede w konprann ki jan yo sèvi ak debaz Hybrid Memory Cube Controller IP, nwayo a gen yon banc tès simulable ak yon konsepsyon pyès ki nan konpitè ansyen.ample ki sipòte konpilasyon ak tès pyès ki nan konpitè. Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè. Ou ka telechaje konsepsyon konpile a nan Intel® Arria® 10 GX FPGA Development Kit.

Enfòmasyon ki gen rapò
Hybrid Memory Cube Controller IP Core Gid Itilizatè

Design Example Estrikti Anyè

Konfigirasyon pyès ki nan konpitè ak tès la files (konsepsyon pyès ki nan konpitè ekzample) yo sitiye nanample_ design_install_dir>/example_design/par. Simulation la files (testbanch pou simulation sèlman) yo sitiye nanample_design_install_dir>/example_design/sim.

Design Example konpozan

Konsepsyon pyès ki nan konpitè HMC Controller example gen ladan eleman sa yo:

• Nwayo IP Controller HMC ak revèy referans CDR mete sou 125 MHz epi ak kat RX default ak paramèt kat TX.
  Remak: konsepsyon an ansyenample egzije paramèt sa yo pou yo fonksyone byen sou Arria 10 GX FPGA Development Kit ak kat pitit fi HMC a.
• Lojik kliyan ki kowòdone pwogramasyon nwayo IP, ak jenerasyon pake ak tcheke.
• JTAG kontwolè ki kominike avèk Altera System Console. Ou kominike ak lojik kliyan an atravè System Console.

Lis kle a files ki aplike ansyen anample testbench.

/src/hmcc_example.sv	Top-nivo konsepsyon pyès ki nan konpitè ansyenample file.
/sim/hmcc_tb.sv	Top-nivo file pou simulation.
Testbench Scripts Nòt: Sèvi ak Make yo bay lafile pou jenere scripts sa yo.
/sim/run_vsim.do	Script ModelSim pou kouri tès banc la.
/sim/run_vcs.sh	Script Synopsys VCS pou kouri tès banc la.
/sim/run_ncsim.sh	Cadence NCSim script la pou kouri testbench la.

Jenere Design Example

Figi 1-5: Egzample Design Tab nan Hybrid Memwa Kib Kontwolè Paramèt Editè

Swiv etap sa yo pou jenere konsepsyon pyès ki nan konpitè Arria 10 ansyenample ak testbench:

1. Nan Katalòg IP (Zouti> Katalòg IP), chwazi fanmi aparèy sib Arria 10 la.
2. Nan Katalòg IP, lokalize epi chwazi Hybrid Memory Cube Controller. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .qsys.
4. Ou dwe chwazi yon aparèy espesifik Arria 10 nan jaden Aparèy la, oswa kenbe aparèy default lojisyèl Quartus Prime chwazi a.
5. Klike sou OK. Editè paramèt IP a parèt.
6. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
7. Sou Example Design tab, chwazi paramèt sa yo pou konsepsyon egzanp lanample:
   1. Pou Chwazi Design, chwazi opsyon HMCC Daughter Board la.
   2. Pou egzanpample Design Files, chwazi opsyon Simulation pou jenere banc tès la, epi chwazi opsyon Sentèz pou jenere konsepsyon pyès ki nan konpitè ansyen.ample.
   3. Pou fòma HDL Jenere, se sèlman Verilog ki disponib.
   4. Pou Twous Devlopman Sib chwazi Arria 10 GX FPGA Devlopman Twous (Silisyòm Pwodiksyon).
      Remak: Lè ou chwazi twous sa a, konsepsyon pyès ki nan konpitè example ranplase seleksyon aparèy anvan ou a ak aparèy la sou tablo sib la. Lè ou jenere konsepsyon an example, Intel Quartus Prime lojisyèl an kreye Intel
      Pwojè Quartus Prime, anviwònman, ak devwa PIN pou tablo ou te chwazi a. Si ou pa vle lojisyèl an vize yon tablo espesifik, chwazi Okenn.
8. Klike sou Jenere Example bouton Design

Konprann Testbench la

Altera bay yon konsepsyon ansyenample ak nwayo IP HMC Controller. Konsepsyon an ansyenample ki disponib tou de pou simulation nwayo IP ou ak pou konpilasyon. Konsepsyon an ansyenample nan simulation fonksyone kòm tès debaz HMC Controller IP.
Si ou klike sou Jenere Example Design nan editè paramèt HMC Controller, lojisyèl Quartus Prime la jenere yon tès demonstrasyon. Editè a paramèt mande w pou kote ou vle pou tèsbanch la.
Pou simule banc tès la, ou dwe bay pwòp modèl fonksyonèl otobis HMC ou (BFM). Altera teste konsepsyon an eksample testbench ak Micron Hybrid Memory Cube BFM la. Bann tès la pa genyen yon modil mèt I2C, paske Micron HMC BFM a pa sipòte epi li pa mande konfigirasyon pa yon modil I2C.
Nan simulation, banc tès la kontwole yon TX PLL ak koòdone chemen done yo pou fè sekans aksyon sa yo:

1. Konfigirasyon HMC BFM ak pousantaj done debaz HMC Controller IP ak lajè kanal la, nan Repons Open Loop Mode.
2. Etabli lyen ki genyen ant BFM ak nwayo IP.
3. Dirije chak nan kat pò IP nwayo a ekri kat pake done nan BFM la.
4. Dirije nwayo IP a li tounen done ki soti nan BFM la.
5. Tcheke ke done li yo matche ak done ekri yo.
6. Si done yo matche, montre TEST_PASSED.

Simulation Ex la Designample Testbench
Figi 1-6: Pwosedi

Swiv etap sa yo pou simule banc tès la:

1. Nan liy lòd la, chanje aample>/sim anyè.
2. Tape make scripts.
3. Tape youn nan kòmandman sa yo, tou depann de similatè ou a:
4. Pou view rezilta simulation:
   1. Lè ou kouri tèsbanch la nan nenpòt nan twa simulateur ki sipòte yo, script la egzekite sekans testbench la epi anrejistre aktivite similatè a nan.ample anyè>/egample_ design/sim/ .log. se "vsim", "ncsim", oswa "vcs".
   2. Lè ou kouri tès banc la nan nenpòt nan twa simulateur sipòte, script la jenere yon fòm ond file. Ou ka kouri lòd make la _gui pou chaje fòm ond lan nan fòm ond similatè-espesifik la viewer.
      Pou view fòm ond lan file nan similatè ou a, tape youn nan kòmandman sa yo:

      Lisans similatè Mentor Graphics ModelSim	Liy Kòmand fè vsim_gui	Fòm vag File <design exampanyè a>/egzample_design/sim/mentor/hmcc_wf.wlf
      Synopsys Dekouvèt Anviwònman Vizyèl	fè vcs_gui	<design exampanyè a>/egzample_design/sim/hmcc_wf.vpd
      Kadans SimVision Waveform	fè ncsim_gui	<design exampanyè a>/egzample_design/sim/cadence/hmcc_wf.shm
5. Analize rezilta yo. Bann tès ki gen siksè voye epi resevwa dis pake pou chak pò, epi li montre Test_PASSED"

Mete kanpe Komisyon Konsèy la

Mete kanpe tablo a pou kouri konsepsyon pyès ki nan konpitè ansyenample.
Remak: Asire w ke pouvwa a etenn anvan ou chanje nenpòt paramèt.

1. Mete switch DIP yo sou kat pitit fi a jan sa a:
2. Mete DIP switch SW1 pou endike ID kib 0:
   

   Chanje	Fonksyon	Anviwònman
   1	KUB [0]	Louvri
   2	KUB [1]	Louvri
   3	KUB [2]	Louvri
   4	—	pa pran swen

Mete DIP switch SW2 pou presize paramèt revèy yo:

Chanje	Fonksyon	Anviwònman
1	CLK1_FSEL0	Louvri (125 MHz)
2	CLK1_FSEL1	Louvri (125 MHz)
3	CLK1_SEL	Louvri (kristal)
4	—	pa pran swen

• Konekte kat pitit fi HMC a ak Arria 10 FPGA Development Kit lè l sèvi avèk konektè J8 ak J10 kat pitit fi a.
• Mete kavalye yo sou Arria 10 GX FPGA Development Kit:
• Ajoute shunts nan jumper J8 pou chwazi 1.5 V kòm paramèt VCCIO pou konektè B FMC.
• Ajoute shunts nan jumper J11 pou chwazi 1.8 V kòm paramèt VCCIO pou konektè FMC A.

Konpile ak Teste Design Example nan Materyèl

Pou konpile epi kouri yon tès demonstrasyon sou konsepsyon pyès ki nan konpitè eksample, swiv etap sa yo

1. Asire ke konsepsyon pyès ki nan konpitè ansyenampjenerasyon an fini.
2. Nan lojisyèl Quartus Prime, louvri pwojè Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Nan Dashboard Konpilasyon an, klike sou Konpile Design (Intel Quartus Prime Pro Edition) oswa chwazi Pwosesis > Kòmanse Konpilasyon (Intel Quartus Prime Standard Edition).
4. Apre ou fin jenere yon .sof, swiv etap sa yo pou pwograme konsepsyon pyès ki nan konpitè eksampsou aparèy Arria 10 la:
   1. Chwazi Zouti > Programmateur.
   2. Nan pwogramè a, klike sou Enstalasyon Materyèl.
   3. Chwazi yon aparèy pwogramasyon.
   4. Chwazi epi ajoute Arria 10 GX FPGA Devlopman Twous la ak sesyon Quartus Prime ou a ka konekte.
   5. Asire w ke Mode mete sou JTAG.
   6. Klike sou Auto Detect epi chwazi nenpòt aparèy.
   7. Double-klike sou aparèy Arria 10 la.
   8. Louvri .sof nanample_design_install_dir>/example_design/par/output_ files,
      Remak: Lojisyèl Quartus Prime la chanje aparèy la ak youn nan .sof la.
   9. Nan ranje ki gen .sof ou a, tcheke kaz ki nan kolòn Pwogram/Konfigure.
   10. Klike sou Kòmanse.
   11. Apre lojisyèl an configured aparèy la ak konsepsyon pyès ki nan konpitè example, obsève LED tablo yo:
       1. Yon LED wouj clignotant vle di konsepsyon an ap kouri.
       2. De LED vèt toupre LED wouj k ap flache a vle di ke lyen HMC a inisyalize epi tès la pase.
       3. Yon LED wouj tou pre LED wouj k ap flache vle di ke tès la echwe.
   12. Si ou vle. Sèvi ak System Console tèsbanch la pou obsève pwodiksyon tès adisyonèl.
       Nòt: Sèvi ak System Console pou kontwole siyal estati yo nan konsepsyon eksample lè tablo a konekte ak òdinatè w lan atravè JTAG koòdone. Konsole Sistèm nan montre estati ki ap dirije tablo a pou siveyans aleka, estati inisyalizasyon pou chak etap, ak estati dèlko demann chak pò a ak chèk repons. Konsole Sistèm nan bay tou yon koòdone pou kòmanse oswa re-kòmanse tès la.
       1. Chwazi Zouti > Zouti Debogaj Sistèm > Konsole Sistèm.
       2. Nan System Console, chwazi File > Egzekite Script.
       3. Louvri a file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Lojisyèl la chaje rezilta tès grafik. Chwazi Re-kòmanse pou fè tès la ankò.

Konpile ak Teste Design Example nan Materyèl

Hybrid memwa kib kontwolè konsepsyon

Design Example Deskripsyon

Konsepsyon an ansyenample demontre fonksyonalite Hybrid Memory Cube Controller IP nwayo a. Ou ka jenere konsepsyon an soti nan Ex laample Tab Konsepsyon nan koòdone itilizatè grafik Hybrid Memory Cube Controller (GUI) nan editè paramèt IP.

Karakteristik

• Mèt I2C ak machin eta inisyalizasyon I2C pou kat pitit fi HMC ak konfigirasyon HMC
• ATX PLL ak machin eta rekalibrasyon transceiver
• Mande dèlko
• Mande pou kontwole
• Koòdone sistèm konsole

Kondisyon pyès ki nan konpitè ak lojisyèl
Altera sèvi ak pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample:

• Lojisyèl Intel Quartus Prime
• Sistèm konsole
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL sèlman), oswa VCS similatè
• Arria 10 GX FPGA Devlopman Twous
• Kat pitit fi HMC

Deskripsyon Fonksyonèl

Altera bay yon konsepsyon ki pare pou konpilasyon eksample ak nwayo IP HMC Controller. Sa a konsepsyon ansyenample vize Arria 10 GX FPGA Development Kit la ak yon kat pitit fi HMC ki konekte atravè konektè FMC yo.
Ou ka itilize konsepsyon an kòm yon ansyenample pou koneksyon kòrèk nan nwayo IP ou a nan konsepsyon ou, oswa kòm yon konsepsyon starter ou ka Customize pou kondisyon pwòp konsepsyon ou. Konsepsyon an ansyenample gen ladann yon modil mèt I2C, yon modil rekalibrasyon PLL/CDR, yon sèl ekstèn transceiver PLL IP nwayo, ak lojik pou jenere ak tcheke tranzaksyon yo. Konsepsyon an ansyenample sipoze yon Micron HMC 15G-SR HMC aparèy, ki se yon fourlaparèy lank, sou kat pitit fi a. Konsepsyon an ansyenample gen ladan l yon egzanp nwayo IP epi konekte ak yon sèl lyen sou aparèy HMC a. Figi 2-1: Konsepsyon Controller HMC Egzample Blòk Dyagram

Apre ou fin configured Arria 10 FPGA a ak desen an ansyenampLè sa a, kontwolè I2C a konfigirasyon dèlko revèy yo ak aparèy HMC a. Lè kalibrasyon fini, konsepsyon an eksample kalibre ATX PLL la. Pandan operasyon an, jeneratè demann lan jenere kòmandman lekti ak ekri ke nwayo IP Controller HMC la trete. Monitè demann lan kaptire repons ki soti nan nwayo IP a epi tcheke yo pou kòrèk.

Siyal koòdone
Tablo 2-1: HMC Controller IP Core Design Egzample Signals

Non siyal clk_50	Direksyon Antre	Lajè (Bits) 1	Deskripsyon 50 MHz D' revèy.
hssi_refclk	Antre	1	Revèy referans CDR pou nwayo IP HMC ak HMCC.

Non siyal hmc_lxrx	Direksyon Antre	Lajè (Bits) Kantite chanèl (16 oswa 8)	Deskripsyon Transceiver FPGA resevwa broch.
hmc_lxtx	Sòti	Kantite chanèl (16 oswa 8)	FPGA transceiver transmèt broch.
hmc_ctrl_lxrxps	Antre	1	FPGA transceiver pouvwa sove kontwòl.
hmc_ctrl_lxtxps	Sòti	1	HMC transceiver pouvwa sove kontwòl.
hmc_ctrl_ferr_n	Antre	1	Pwodiksyon HMC FERR_N.
hmc_ctrl_p_rst_n	Sòti	1	Antre HMC P_RST_N.
hmc_ctrl_scl	Bi-direksyon	1	HMC I2C revèy konfigirasyon.
hmc_ctrl_sda	Bi-direksyon	1	Done konfigirasyon HMC I2C.
fmc0_scl	Sòti	1	Yo pa itilize. Kondwi ba pou pwoteje broch I/O FPGA yo soti nan pullup 3.3 V sou kat pitit fi a.
fmc0_sda	Sòti	1	Yo pa itilize. Kondwi ba pou pwoteje broch I/O FPGA yo soti nan pullup 3.3 V sou kat pitit fi a.
pouse_bouton	Antre	1	Pouse bouton D 'yo itilize pou reset.
kè_bat_n	Sòti	1	Batman kè ki ap dirije pwodiksyon.
link_init_complete_n	Sòti	1	Inisyalizasyon lyen konplè dirije pwodiksyon.
tès_pase_n	Sòti	1	Tès pase dirije pwodiksyon.
test_failed_n	Sòti	1	Tès echwe pwodiksyon dirije.

Design Example Enskri Kat
Tablo 2-2: HMC Controller IP Core Design Egzample Enskri Kat

Ekri nan rejis sa yo retabli konsepsyon an.

Bits 1:0	Non jaden Konte pò	Kalite RO	Valè sou Reyajiste Varye	Deskripsyon Kantite pò pou egzanp debaz IP.
7:2	Rezève	RO	0x00

Tablo 2-4: BOARD_LEDs Anrejistre
Rejis sa a reflete estati LED tablo a

Bits 0	Non jaden Tès echwe	Kalite RO	Valè sou Reyajiste 0x00	Deskripsyon Tès echwe.
1	Tès pase	RO	0x00	Tès pase.
2	Inisyalizasyon Link HMCC Ranpli	RO	0x00	Inisyalizasyon lyen HMC konplè epi pare pou trafik.
3	Batman kè	RO	0x00	Aktivite lè konsepsyon an ap kouri.
7:4	Rezève	RO	0x00

Tablo 2-5: TEST_INITIALIZATION_STATUS Enskri

Bits 0	Non jaden I2C Clock Generator Set	Kalite RO	Valè sou Reyajiste 0x00	Deskripsyon Konfigirasyon dèlko revèy abò.
1	ATX PLL ak rekalibrasyon transceiver konplè	RO	0x00	ATX PLL ak transceivers re-kalibrasyon nan revèy la antre.
2	I2C HMC Konfigirasyon konplè	RO	0x00	Konfigirasyon aparèy HMC sou I2C konplè.
3	HMC Link Inisyalizasyon konplè	RO	0x00	Inisyalizasyon lyen HMC konplè epi pare pou trafik.
7:4	Rezève	RO	0x00

Tablo 2-6: PORT_STATUS Enskri

Bits 0	Non jaden Port 0 demann OK	Kalite RO	Valè sou Reyajiste 0x00	Deskripsyon Port 0 demann jenerasyon konplè.
1	Port 0 Repons OK	RO	0x00	Tcheke repons pò 0 te pase.
2	Port 1 demann OK	RO	0x00	Port 1 demann jenerasyon konplè.
3	Port 1 Repons OK	RO	0x00	Tcheke repons pò 1 te pase.

Bits 4	Non jaden Port 2 demann OK	Kalite RO	Valè sou Reyajiste 0x00	Deskripsyon Port 2 demann jenerasyon konplè.
5	Port 2 Repons OK	RO	0x00	Tcheke repons pò 2 te pase.
6	Port 3 demann OK	RO	0x00	Port 3 demann jenerasyon konplè.
7	Port 4 Repons OK	RO	0x00	Tcheke repons pò 3 te pase.

Enfòmasyon adisyonèl

HMC Controller Design Example Istwa Revizyon Gid Itilizatè a
Tablo A-1: ​​Istwa revizyon dokiman yo
Rezime nouvo karakteristik ak chanjman nan konsepsyon ansyen anample gid itilizatè pou nwayo IP HMC Controller.

Dat	Vèsyon ACDS	Chanjman
2016.05.02	16.0	Premye lage.

Ki jan yo kontakte Intel
Tablo A-2: Kijan pou kontakte Intel
Pou jwenn enfòmasyon ki pi ajou sou pwodwi Intel yo, al gade nan tablo sa a. Ou ka kontakte biwo lavant Intel lokal ou a oswa reprezantan lavant tou.

Kontakte	Kontakte Metòd	Adrès
Sipò teknik	Websit	www.altera.com/support
Fòmasyon teknik	Websit	www.altera.com/training
	Imèl	FPGATraining@intel.com
Literati pwodwi	Websit	www.altera.com/literature
Sipò ki pa teknik: jeneral	Imèl	nacomp@altera.com

Kontakte   Sipò ki pa teknik: lisans lojisyèl

Kontakte Metòd   Imèl

Adrès   authorization@altera.com

Enfòmasyon ki gen rapò

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Konvansyon tipografik

Tablo A-3: Konvansyon tipografik
Lis konvansyon tipografik dokiman sa a itilize

Ikòn Feedback la pèmèt ou soumèt Altera fidbak sou dokiman an. Metòd pou kolekte fidbak yo varye jan sa apwopriye pou chak dokiman

Intel Corporation. Tout dwa rezève. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ak Stratix mo ak logo yo se mak komèsyal Intel Corporation oswa filiales li yo nan peyi Etazini ak/oswa lòt peyi. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun
101 Innovation Drive, San Jose, CA 95134

Dènye mete ajou pou Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Inovasyon Drive
San Jose, CA 95134
www.altera.com

Dokiman / Resous

ALTERA Arria 10 Hybrid Memwa Kib Kontwolè Design Example [pdfGid Itilizatè Arria 10 Hybrid Memwa Kib Controller Design Example, Arria 10, Hybrid memwa kib contrôleur Design Example, Controller Design Example, Design Example

Referans

• Manyèl itilizatè