ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Dizajn ovládača Hybrid Memory Cube Example Používateľská príručka poskytuje informácie o návrhu a používaní hardvérového dizajnu ovládača HMC, naprample. Sprievodca je aktualizovaný pre Quartus Prime Design Suite 16.0 a naposledy bol aktualizovaný 2. mája 2016.
Príklad dizajnuample Stručná úvodná príručka poskytuje podrobné pokyny na kompiláciu, simuláciu, generovanie a testovanie návrhu ovládača HMC example. Overenie nájdete na obrázku 1-1view vývojových krokov.

Dizajn naprample popis

Hardvérový dizajn ovládača HMC naprampobsahuje rôzne komponenty, ako napríklad zariadenie Board Arria 10, jadro IP ovládača HMC, hodiny a resetovanie TX PLL, generátor požiadaviek na dátovú cestu a monitor odozvy, TX/TX FIFO MAC, RX MAC, testovanie Avalon-MM Control a LED, rozhranie stavu ovládača , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface a HMC Device. BývalýampNávrh vyžaduje špecifické nastavenia, aby správne fungoval na Arria 10 GX FPGA Development Kit s dcérskou kartou HMC.

Ďalšie informácie

Časť Ďalšie informácie poskytuje podrobnosti o štruktúre adresárov pre vygenerovaný návrh naprample, históriu revízií používateľskej príručky, typografické konvencie použité v príručke a ako kontaktovať spoločnosť Intel so žiadosťou o podporu.

Návod na použitie produktu

Ak chcete použiť hardvérový dizajn ovládača HMC, postupujte podľa nižšie uvedených pokynovample:

1. Zostavte dizajn naprample pomocou simulátora
2. Vykonajte funkčnú simuláciu
3. Vytvorte dizajn naprample
4. Zostavte dizajn naprample pomocou Quartus Prime
5. Otestujte dizajn hardvéru

Všimnite si, že konfigurácia a test hardvéru files pre dizajn naprample sa nachádzajú v /example_design/par, zatiaľ čo simulácia files sa nachádzajú v /example_design/sim.

Aby ste pochopili, ako používať jadro IP hybridného ovládača Memory Cube Controller, jadro obsahuje simulovateľnú testovaciu plochu a hardvérový dizajn napr.ample, ktorý podporuje kompiláciu a testovanie hardvéru. Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri. Kompilovaný návrh si môžete stiahnuť do vývojovej súpravy Intel® Arria® 10 GX FPGA Development Kit.

Súvisiace informácie
Užívateľská príručka pre hybridný Memory Cube Controller IP Core

Dizajn naprample Adresárová štruktúra

Hardvérová konfigurácia a test files (dizajn hardvéru naprample) sa nachádzajú vample_ design_install_dir>/example_design/par. Simulácia files (testbench len pre simuláciu) sa nachádzajú vample_design_install_dir>/example_design/sim.

Dizajn naprample Components

Hardvérový dizajn ovládača HMC naprample obsahuje nasledujúce komponenty:

• IP jadro ovládača HMC s referenčnými hodinami CDR nastavenými na 125 MHz a s predvolenými nastaveniami mapovania RX a mapovania TX.
  Poznámka: Dizajn naprample vyžaduje, aby tieto nastavenia správne fungovali na Arria 10 GX FPGA Development Kit s dcérskou kartou HMC.
• Klientska logika, ktorá koordinuje programovanie jadra IP a generovanie a kontrolu paketov.
• JTAG ovládač, ktorý komunikuje so systémovou konzolou Altera. S klientskou logikou komunikujete prostredníctvom systémovej konzoly.

Uvádza kľúč files, ktoré implementujú example testbench.

/src/hmcc_example.sv	Špičkový hardvérový dizajn naprample file.
/sim/hmcc_tb.sv	Najvyššia úroveň file pre simuláciu.
Testbench skripty Poznámka: Použite dodaný Makefile na generovanie týchto skriptov.
/sim/run_vsim.do	Skript ModelSim na spustenie testovacej plochy.
/sim/run_vcs.sh	Skript Synopsys VCS na spustenie testovacej plochy.
/sim/run_ncsim.sh	Skript Cadence NCSim na spustenie testovacej plochy.

Generovanie dizajnu Prample

Obrázok 1-5: Prample Karta Návrh v editore parametrov ovládača hybridnej pamäťovej kocky

Podľa týchto krokov vygenerujte hardvérový dizajn Arria 10 example a testbench:

1. V katalógu IP (Nástroje > Katalóg IP) vyberte skupinu cieľových zariadení Arria 10.
2. V katalógu IP nájdite a vyberte ovládač Hybrid Memory Cube Controller. Zobrazí sa okno Nová variácia IP.
3. Zadajte názov najvyššej úrovne pre vlastnú variáciu adresy IP. Editor parametrov uloží nastavenia variácie IP do a file pomenovaný .qsys.
4. V poli Device musíte vybrať konkrétne zariadenie Arria 10 alebo ponechať predvolené zariadenie, ktoré vyberie softvér Quartus Prime.
5. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov IP.
6. Na karte IP zadajte parametre pre variáciu jadra adresy IP.
7. Na Example na karte Dizajn vyberte nasledujúce nastavenia pre dizajn naprample:
   1. Pre Select Design vyberte voľbu HMCC Daughter Board.
   2. Pre naprample Dizajn Files, vyberte možnosť Simulácia na vygenerovanie testovacej plochy a vyberte možnosť Syntéza na vygenerovanie hardvérového dizajnu naprample.
   3. Pre generovaný formát HDL je k dispozícii iba Verilog.
   4. Pre Target Development Kit vyberte Arria 10 GX FPGA Development Kit (Production Silicon).
      Poznámka: Keď si vyberiete túto súpravu, hardvérový dizajn naprample prepíše váš predchádzajúci výber zariadenia zariadením na cieľovej doske. Keď vytvoríte dizajn naprample, softvér Intel Quartus Prime vytvára Intel
      Quartus Prime projekt, nastavenie a priradenia pinov pre dosku, ktorú ste si vybrali. Ak nechcete, aby sa softvér zameral na konkrétnu dosku, vyberte možnosť Žiadne.
8. Kliknite na Generate Example tlačidlo Dizajn

Pochopenie Testbench

Altera poskytuje dizajn naprample s jadrom HMC Controller IP. Dizajn naprample je k dispozícii na simuláciu vášho jadra IP aj na kompiláciu. Dizajn naprample v simulácii funguje ako základná testovacia plocha IP ovládača HMC.
Ak kliknete na Generovať Example Návrh v editore parametrov ovládača HMC, softvér Quartus Prime vygeneruje demonštračnú testovaciu plochu. Editor parametrov vás vyzve na zadanie požadovaného umiestnenia testovacej plochy.
Ak chcete simulovať testovaciu plochu, musíte poskytnúť svoj vlastný funkčný model zbernice HMC (BFM). Altera testuje dizajn example testbench s Micron Hybrid Memory Cube BFM. Testbench neobsahuje I2C master modul, pretože Micron HMC BFM nepodporuje a nevyžaduje konfiguráciu pomocou I2C modulu.
V simulácii testovacia plocha riadi TX PLL a rozhrania dátových ciest, aby vykonala nasledujúcu postupnosť akcií:

1. Konfiguruje konzolu HMC BFM s rýchlosťou prenosu jadra IP ovládača HMC a šírkou kanála v režime odozvy v otvorenej slučke.
2. Vytvára spojenie medzi BFM a jadrom IP.
3. Nasmeruje každý zo štyroch portov jadra IP na zápis štyroch paketov údajov do BFM.
4. Nasmeruje jadro IP na spätné čítanie údajov z BFM.
5. Skontroluje, či sa čítané údaje zhodujú so zapisovanými údajmi.
6. Ak sa údaje zhodujú, zobrazí sa TEST_PASSED.

Simulácia dizajnu naprample Testbench
Obrázok 1-6: Postup

Ak chcete simulovať testovaciu plochu, postupujte podľa týchto krokov:

1. V príkazovom riadku zmeňte naample>/sim adresár.
2. Napíšte make skripty.
3. Zadajte jeden z nasledujúcich príkazov v závislosti od vášho simulátora:
4. Komu view výsledky simulácie:
   1. Keď spustíte testovaciu plochu v ktoromkoľvek z troch podporovaných simulátorov, skript vykoná sekvenciu testovacej plochy a zaznamená aktivitu simulátora doample adresár>/example_ design/sim/ .log. je „vsim“, „ncsim“ alebo „vcs“.
   2. Keď spustíte testovaciu plochu v ktoromkoľvek z troch podporovaných simulátorov, skript vygeneruje priebeh file. Môžete spustiť príkaz make _gui na načítanie tvaru vlny v tvare vlny špecifickej pre simulátor viewehm.
      Komu view priebeh file vo svojom simulátore zadajte jeden z nasledujúcich príkazov:

      Licencia na simulátor Mentor Graphics ModelSim	Príkazový riadok urobiť vsim_gui	Tvar vlny File <design example adresár>/naprample_design/sim/ mentor/hmcc_wf.wlf
      Vizuálne prostredie Synopsys Discovery	vytvoriť vcs_gui	<design example adresár>/naprample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	vytvoriť ncsim_gui	<design example adresár>/naprample_design/sim/ kadencia/hmcc_wf.shm
5. Analyzujte výsledky. Úspešný testbench odošle a prijme desať paketov na port a zobrazí Test_PASSED”

Nastavenie rady

Nastavte dosku na spustenie hardvérového dizajnu naprample.
Poznámka: Pred zmenou akýchkoľvek nastavení sa uistite, že je vypnuté napájanie.

1. Nastavte DIP prepínače na dcérskej karte nasledovne:
2. Nastavte prepínač DIP SW1 na označenie kocky ID 0:
   

   Prepínač	Funkcia	Nastavenie
   1	MLÁDA[0]	OTVORENÉ
   2	MLÁDA[1]	OTVORENÉ
   3	MLÁDA[2]	OTVORENÉ
   4	—	Je mi to jedno

Nastavte prepínač DIP SW2, aby ste určili nastavenia hodín:

Prepínač	Funkcia	Nastavenie
1	CLK1_FSEL0	Otvorené (125 MHz)
2	CLK1_FSEL1	Otvorené (125 MHz)
3	CLK1_SEL	Otvoriť (kryštál)
4	—	Je mi to jedno

• Pripojte dcérsku kartu HMC k vývojovej súprave Arria 10 FPGA pomocou konektorov J8 a J10 dcérskej karty.
• Nastavte prepojky na Arria 10 GX FPGA Development Kit:
• Pridajte bočníky do prepojky J8 a vyberte 1.5 V ako nastavenie VCCIO pre konektor FMC B.
• Pridajte bočníky do prepojky J11 a vyberte 1.8 V ako nastavenie VCCIO pre konektor FMC A.

Kompilácia a testovanie dizajnu Príkladample v hardvéri

Na zostavenie a spustenie demonštračného testu hardvérového dizajnu naprample, postupujte podľa týchto krokov

1. Zabezpečte dizajn hardvéru naprampgenerácia je dokončená.
2. V softvéri Quartus Prime otvorte projekt Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na paneli Compilation Dashboard kliknite na Compile Design (Intel Quartus Prime Pro Edition) alebo vyberte Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Po vygenerovaní súboru .sof postupujte podľa týchto krokov na naprogramovanie návrhu hardvéru naprample na zariadení Arria 10:
   1. Vyberte položku Nástroje > Programátor.
   2. V Programátore kliknite na Nastavenie hardvéru.
   3. Vyberte programovacie zariadenie.
   4. Vyberte a pridajte Arria 10 GX FPGA Development Kit, ku ktorému sa môže pripojiť vaša relácia Quartus Prime.
   5. Uistite sa, že režim je nastavený na JTAG.
   6. Kliknite na položku Automaticky zistiť a vyberte ľubovoľné zariadenie.
   7. Dvakrát kliknite na zariadenie Arria 10.
   8. Otvorte súbor .sofample_design_install_dir>/example_design/par/output_ files,
      Poznámka: Softvér Quartus Prime zmení zariadenie na zariadenie v .sof.
   9. V riadku s vaším .sof začiarknite políčko v stĺpci Program/Konfigurovať.
   10. Kliknite na tlačidlo Štart.
   11. Potom, čo softvér nakonfiguruje zariadenie s hardvérovým dizajnom naprample, sledujte LED diódy dosky:
       1. Blikajúca červená LED signalizuje, že dizajn beží.
       2. Dve zelené LED diódy v blízkosti červenej blikajúcej LED signalizujú, že prepojenie HMC je inicializované a test bol úspešný.
       3. Jedna červená LED v blízkosti červenej blikajúcej LED znamená, že test zlyhal.
   12. Voliteľné. Na sledovanie dodatočného testovacieho výstupu použite testovaciu plochu systémovej konzoly.
       Poznámka: Použite systémovú konzolu na monitorovanie stavových signálov v dizajne naprample keď je doska pripojená k vášmu počítaču cez JTAG rozhranie. Systémová konzola zobrazuje stav LED dosky pre vzdialené monitorovanie, stav inicializácie pre každý krok a stav generátora požiadaviek každého portu a kontrolóra odozvy. Systémová konzola tiež poskytuje rozhranie na spustenie alebo opätovné spustenie testu.
       1. Vyberte Nástroje > Nástroje na ladenie systému > Systémová konzola.
       2. V systémovej konzole vyberte File > Spustiť skript.
       3. Otvorte file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Softvér načíta grafický výstup testu. Zvoľte Re-start pre opätovné spustenie testu.

Kompilácia a testovanie dizajnu Príkladample v hardvéri

Dizajn hybridnej pamäťovej kocky

Dizajn naprample popis

Dizajn naprample demonštruje funkčnosť jadra Hybrid Memory Cube Controller IP. Môžete vygenerovať dizajn z Example Karta Návrh grafického používateľského rozhrania (GUI) ovládača Hybrid Memory Cube Controller v editore parametrov IP.

Vlastnosti

• I2C master a I2C inicializačný stavový stroj pre dcérsku kartu HMC a konfiguráciu HMC
• ATX PLL a rekalibračný stavový automat transceivera
• Generátor žiadostí
• Vyžiadajte si monitor
• Rozhranie systémovej konzoly

Hardvérové ​​a softvérové ​​požiadavky
Altera používa nasledujúci hardvér a softvér na testovanie dizajnu naprample:

• Softvér Intel Quartus Prime
• Systémová konzola
• ModelSim-AE, Modelsim-SE, NCsim (len Verilog HDL) alebo simulátor VCS
• Vývojová súprava Arria 10 GX FPGA
• dcérska karta HMC

Popis funkcie

Altera poskytuje dizajn pripravený na kompiláciu naprample s jadrom HMC Controller IP. Tento dizajn naprample sa zameriava na Arria 10 GX FPGA Development Kit s dcérskou kartou HMC pripojenou cez konektory FMC.
Dizajn môžete použiť ako example pre správne pripojenie vášho IP jadra k vášmu návrhu, alebo ako štartovací návrh si môžete prispôsobiť podľa vlastných požiadaviek na dizajn. Dizajn naprampSúbor obsahuje hlavný modul I2C, rekalibračný modul PLL/CDR, jedno externé jadro PLL IP transceivera a logiku na generovanie a kontrolu transakcií. Dizajn naprample predpokladá zariadenie Micron HMC 15G-SR HMC, ktoré je fourlatramentové zariadenie na dcérskej karte. Dizajn naprampsúbor obsahuje jednu inštanciu jadra IP a pripája sa k jedinému prepojeniu na zariadení HMC. Obrázok 2-1: Návrh ovládača HMC Prample Blokový diagram

Po nakonfigurovaní Arria 10 FPGA s dizajnom example, I2C radič konfiguruje zabudované generátory hodín a zariadenie HMC. Po dokončení kalibrácie návrh naprample kalibruje ATX PLL. Počas prevádzky generátor požiadaviek generuje príkazy na čítanie a zápis, ktoré potom spracuje jadro IP radiča HMC. Monitor požiadaviek zachytáva odpovede z jadra IP a kontroluje ich správnosť.

Signály rozhrania
Tabuľka 2-1: Konštrukcia jadra IP ovládača HMC Prample Signály

Názov signálu clk_50	Smer Vstup	Šírka (bity) 1	Popis 50 MHz vstupné hodiny.
hssi_refclk	Vstup	1	Referenčné hodiny CDR pre jadro HMC a HMCC IP.

Názov signálu hmc_lxrx	Smer Vstup	Šírka (bity) Počet kanálov (16 alebo 8)	Popis FPGA transceiver prijímacie piny.
hmc_lxtx	Výstup	Počet kanálov (16 alebo 8)	Vysielacie kolíky FPGA transceivera.
hmc_ctrl_lxrxps	Vstup	1	Ovládanie úspory energie FPGA transceivera.
hmc_ctrl_lxtxps	Výstup	1	Ovládanie úspory energie transceivera HMC.
hmc_ctrl_ferr_n	Vstup	1	Výstup HMC FERR_N.
hmc_ctrl_p_rst_n	Výstup	1	Vstup HMC P_RST_N.
hmc_ctrl_scl	Obojsmerné	1	Konfiguračné hodiny HMC I2C.
hmc_ctrl_sda	Obojsmerné	1	Konfiguračné údaje HMC I2C.
fmc0_scl	Výstup	1	Nepoužité. Nízke napätie na ochranu vstupno-výstupných kolíkov FPGA pred 3.3 V pullup na dcérskej karte.
fmc0_sda	Výstup	1	Nepoužité. Nízke napätie na ochranu vstupno-výstupných kolíkov FPGA pred 3.3 V pullup na dcérskej karte.
push_button	Vstup	1	Tlačidlový vstup používaný na resetovanie.
tlkot srdca_n	Výstup	1	Výstup LED srdcového tepu.
link_init_complete_n	Výstup	1	LED výstup dokončenia inicializácie spojenia.
test_prešiel_n	Výstup	1	Výstup LED testu prešiel úspešne.
test_failed_n	Výstup	1	Výstup LED testu zlyhal.

Dizajn naprample Registrovať mapu
Tabuľka 2-2: Konštrukcia jadra IP ovládača HMC Prample Registrovať mapu

Zápis do týchto registrov resetuje dizajn.

Bity 1:0	Názov poľa Počet prístavov	Typ RO	Hodnota pri resetovaní Líši sa	Popis Počet portov pre inštanciu jadra IP.
7:2	Rezervované	RO	0x00

Tabuľka 2-4: Register BOARD_LEDs
Tento register odráža stav LED diód dosky

Bity 0	Názov poľa Test zlyhal	Typ RO	Hodnota pri resetovaní 0x00	Popis Test zlyhal.
1	Test prešiel	RO	0x00	Test prešiel.
2	Inicializácia prepojenia HMCC je dokončená	RO	0x00	Inicializácia spojenia HMC je dokončená a pripravená na prevádzku.
3	Tlkot srdca	RO	0x00	Prepína, keď je dizajn spustený.
7:4	Rezervované	RO	0x00

Tabuľka 2-5: Register TEST_INITIALIZATION_STATUS

Bity 0	Názov poľa Súprava generátora hodín I2C	Typ RO	Hodnota pri resetovaní 0x00	Popis Nakonfigurované generátory palubných hodín.
1	Rekalibrácia ATX PLL a transceivera je dokončená	RO	0x00	ATX PLL a transceivery prekalibrované na vstupné hodiny.
2	I2C HMC Konfigurácia dokončená	RO	0x00	Konfigurácia zariadenia HMC cez I2C je dokončená.
3	Inicializácia spojenia HMC je dokončená	RO	0x00	Inicializácia spojenia HMC je dokončená a pripravená na prevádzku.
7:4	Rezervované	RO	0x00

Tabuľka 2-6: Register PORT_STATUS

Bity 0	Názov poľa Port 0 Žiadosti OK	Typ RO	Hodnota pri resetovaní 0x00	Popis Generovanie požiadavky portu 0 je dokončené.
1	Port 0 Odpovede OK	RO	0x00	Kontrola odpovede portu 0 prebehla úspešne.
2	Port 1 Žiadosti OK	RO	0x00	Generovanie požiadavky portu 1 je dokončené.
3	Port 1 Odpovede OK	RO	0x00	Kontrola odpovede portu 1 prebehla úspešne.

Bity 4	Názov poľa Port 2 Žiadosti OK	Typ RO	Hodnota pri resetovaní 0x00	Popis Generovanie požiadavky portu 2 je dokončené.
5	Port 2 Odpovede OK	RO	0x00	Kontrola odpovede portu 2 prebehla úspešne.
6	Port 3 Žiadosti OK	RO	0x00	Generovanie požiadavky portu 3 je dokončené.
7	Port 4 Odpovede OK	RO	0x00	Kontrola odpovede portu 3 prebehla úspešne.

Ďalšie informácie

Dizajn ovládača HMC Prample História revízií používateľskej príručky
Tabuľka A-1: ​​História revízií dokumentu
Zhŕňa nové funkcie a zmeny v dizajne naprampPoužívateľská príručka pre jadro IP radiča HMC.

Dátum	Verzia ACDS	Zmeny
2016.05.02	16.0	Prvotné uvoľnenie.

Ako kontaktovať Intel
Tabuľka A-2: Ako kontaktovať Intel
Ak chcete nájsť najaktuálnejšie informácie o produktoch Intel, pozrite si túto tabuľku. Môžete tiež kontaktovať miestnu obchodnú kanceláriu Intel alebo obchodného zástupcu.

Kontaktovať	Kontaktná metóda	Adresa
Technická podpora	Webstránky	www.altera.com/support
Technické školenia	Webstránky	www.altera.com/training
	Email	FPGATraining@intel.com
Literatúra k produktu	Webstránky	www.altera.com/literatúra
Netechnická podpora: všeobecná	Email	nacomp@altera.com

Kontaktovať   Netechnická podpora: softvérové ​​licencie

Kontaktná metóda   Email

Adresa   autorizácia@altera.com

Súvisiace informácie

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literatúra
• nacomp@altera.com
• autorizácia@altera.com

Typografické konvencie

Tabuľka A-3: Typografické konvencie
Uvádza typografické konvencie, ktoré tento dokument používa

Ikona spätnej väzby vám umožňuje odoslať spoločnosti Altera spätnú väzbu týkajúcu sa dokumentu. Metódy zhromažďovania spätnej väzby sa líšia podľa potreby pre každý dokument

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a Stratix slová a logá sú ochranné známky spoločnosti Intel Corporation alebo jej pobočiek v USA a/alebo iných krajinách. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
Iné názvy a značky môžu byť majetkom iných
101 Innovation Drive, San Jose, CA 95134

Posledná aktualizácia pre Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Inovačný pohon
San Jose, CA 95134
www.altera.com

Dokumenty / zdroje

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Používateľská príručka Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example

Referencie

• Používateľská príručka