Дызайн кантролера гібрыднага куба памяці ALTERA Arria 10 Example

Дызайн кантролера Hybrid Memory Cube Example Кіраўніцтва карыстальніка змяшчае інфармацыю аб распрацоўцы і выкарыстанні апаратнага дызайну кантролера HMC, напрampле. Кіраўніцтва абноўлена для Quartus Prime Design Suite 16.0 і апошняе абнаўленне адбылося 2 мая 2016 г.
Дызайн Example Кароткае кіраўніцтва дае пакрокавыя інструкцыі па кампіляцыі, мадэляванні, генерацыі і тэсціраванні канструкцыі кантролера HMCampле. Звярніцеся да малюнку 1-1 для надыходуview этапаў развіцця.

Дызайн Exampапісанне

Дызайн апаратнага забеспячэння HMC Controller, напрample ўключае ў сябе розныя кампаненты, такія як прылада Board Arria 10, ядро ​​IP-кантролера HMC, гадзіны і скід TX PLL, генератар запытаў на шляху даных і манітор адказу, TX/TX FIFO MAC, RX MAC, кантроль і святлодыёды Test Avalon-MM, інтэрфейс стану кантролера , Avalon-MM I 2C Master, аўтамат ініцыялізацыі, TX Lane Swapper, прыёмаперадатчык x16, RX Lane Swapper, інтэрфейс рэканфігурацыі прыёмаперадатчыка Arria 10 і прылада HMC. БылыampДызайн le патрабуе пэўных налад для правільнай працы на камплекце распрацоўніка Arria 10 GX FPGA з даччынай картай HMC.

Дадатковая інфармацыя

У раздзеле "Дадатковая інфармацыя" прадстаўлены падрабязныя звесткі аб структуры каталогаў для створанага дызайну example, гісторыю змяненняў кіраўніцтва карыстальніка, тыпаграфічныя ўмоўныя пагадненні, якія выкарыстоўваюцца ў кіраўніцтве, і як звязацца з Intel па падтрымку.

Інструкцыя па ўжыванні прадукту

Выконвайце прыведзеныя ніжэй інструкцыі, каб выкарыстоўваць канструкцыю абсталявання HMC Controller, напрampль:

1. Складзіце дызайн напрample з дапамогай трэнажора
2. Выканайце функцыянальнае мадэляванне
3. Стварыце дызайн напрample
4. Складзіце дызайн напрample з дапамогай Quartus Prime
5. Праверце дызайн абсталявання

Звярніце ўвагу, што апаратная канфігурацыя і тэст files для дызайну прample знаходзяцца ў /example_design/пар, падчас мадэлявання files знаходзяцца ў /example_design/сім.

Каб дапамагчы вам зразумець, як карыстацца IP-ядром Hybrid Memory Cube Controller, ядро ​​мае мадэлюемы тэставы стэнд і дызайн апаратнага забеспячэння, напрыкладampфайл, які падтрымлівае кампіляцыю і тэсціраванне абсталявання. Калі вы ствараеце дызайн example, рэдактар ​​параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні. Вы можаце загрузіць скампіляваны дызайн у камплект распрацоўніка Intel® Arria® 10 GX FPGA.

Звязаная інфармацыя
Кіраўніцтва карыстальніка Hybrid Memory Cube Controller IP Core

Дызайн Example Структура каталога

Канфігурацыя абсталявання і тэст files (дызайн абсталявання, напрample) знаходзяцца ўample_ design_install_dir>/прample_design/пар. Мадэляванне files (тэставы стэнд толькі для мадэлявання) знаходзяцца ўample_design_install_dir>/прample_design/сім.

Дызайн Example Кампаненты

Дызайн апаратнага забеспячэння HMC Controller, напрample ўключае наступныя кампаненты:

• Ядро IP-кантролера HMC з эталоннай тактавай частатой CDR, усталяванай на 125 МГц, і наладамі адлюстравання RX і TX па змаўчанні.
  Заўвага: Дызайн выклample патрабуе гэтых налад для належнай працы на Arria 10 GX FPGA Development Kit з даччынай картай HMC.
• Логіка кліента, якая каардынуе праграмаванне ядра IP, а таксама генерацыю і праверку пакетаў.
• JTAG кантролер, які ўзаемадзейнічае з Altera System Console. Вы маеце зносіны з логікай кліента праз сістэмную кансоль.

Пералічвае ключ files, якія рэалізуюць эксample testbench.

/src/hmcc_exampле.св	Дызайн абсталявання верхняга ўзроўню, напрample file.
/sim/hmcc_tb.sv	Вышэйшы ўзровень file для мадэлявання.
Сцэнарыі Testbench Заўвага: Выкарыстоўвайце прадастаўлены Makefile для стварэння гэтых скрыптоў.
/sim/run_vsim.do	Сцэнар ModelSim для запуску тэставага стэнда.
/sim/run_vcs.sh	Скрыпт Synopsys VCS для запуску тэставага стенда.
/sim/run_ncsim.sh	Сцэнар Cadence NCSim для запуску тэставага стэнда.

Стварэнне дызайну Example

Малюнак 1-5: НапрampУкладка "Дызайн" у рэдактары параметраў кантролера Hybrid Memory Cube

Выканайце наступныя крокі, каб згенераваць дызайн апаратнага забеспячэння Arria 10 example і тэставы стэнд:

1. У каталогу IP (Інструменты > Каталог IP) абярыце сямейства мэтавых прылад Arria 10.
2. У IP-каталогу знайдзіце і абярыце Hybrid Memory Cube Controller. З'явіцца акно New IP Variation.
3. Укажыце імя верхняга ўзроўню для вашага карыстацкага варыянту IP. Рэдактар ​​параметраў захоўвае налады змены IP у a file названы .qsys.
4. Вы павінны выбраць пэўную прыладу Arria 10 у полі «Прылада» або захаваць прыладу па змаўчанні, якую выбірае праграмнае забеспячэнне Quartus Prime.
5. Націсніце OK. З'явіцца рэдактар ​​параметраў IP.
6. На ўкладцы IP укажыце параметры для вашай варыяцыі ядра IP.
7. На Example Ўкладка Дызайн, абярыце наступныя налады для дызайну напрыкладampль:
   1. Для выбару дызайну выберыце варыянт HMCC Daughter Board.
   2. Напрыкладampле Дызайн Files, абярыце опцыю "Мадэляванне", каб стварыць тэставы стэнд, і абярыце опцыю "Сінтэз", каб згенераваць дызайн апаратнага забеспячэння.ampле.
   3. Для згенераванага фармату HDL даступны толькі Verilog.
   4. Для Target Development Kit выберыце Arria 10 GX FPGA Development Kit (Production Silicon).
      Заўвага: Калі вы выбіраеце гэты камплект, дызайн абсталявання напрample перазапісвае ваш папярэдні выбар прылады прыладай на мэтавай плаце. Калі вы ствараеце дызайн example, праграмнае забеспячэнне Intel Quartus Prime стварае Intel
      Праект Quartus Prime, налады і прызначэнне шпілек для выбранай вамі дошкі. Калі вы не хочаце, каб праграмнае забеспячэнне было арыентавана на пэўную плату, выберыце "Няма".
8. Націсніце Generate Exampкнопка Дызайн

Разуменне Testbench

Altera забяспечвае дызайн example з ядром IP-кантролера HMC. Дызайн эксample даступны як для мадэлявання вашага ядра IP, так і для кампіляцыі. Дызайн эксample ў мадэляванні функцыянуе як кантрольны стенд ядра HMC Controller IP.
Калі вы націснеце Generate Example Design у рэдактары параметраў HMC Controller, праграмнае забеспячэнне Quartus Prime стварае дэманстрацыйны тэставы стэнд. Рэдактар ​​параметраў прапануе вам указаць жаданае размяшчэнне тэставага стэнда.
Для мадэлявання выпрабавальнага стэнда вы павінны прадаставіць сваю ўласную функцыянальную мадэль шыны HMC (BFM). Altera тэстуе дызайн напрample testbench з Micron Hybrid Memory Cube BFM. Тэставы стэнд не ўключае галоўны модуль I2C, таму што Micron HMC BFM не падтрымлівае і не патрабуе канфігурацыі з дапамогай модуля I2C.
Пры мадэляванні тэставы стэнд кіруе TX PLL і інтэрфейсамі шляху даных для выканання наступнай паслядоўнасці дзеянняў:

1. Канфігуруе HMC BFM з асноўнай хуткасцю перадачы дадзеных IP-кантролера HMC і шырынёй канала ў рэжыме адкрытага цыкла адказу.
2. Устанаўлівае сувязь паміж BFM і ядром IP.
3. Накіроўвае кожны з чатырох партоў ядра IP для запісу чатырох пакетаў даных у BFM.
4. Накіроўвае ядро ​​IP для счытвання дадзеных з BFM.
5. Правярае, што прачытаныя дадзеныя адпавядаюць дадзеным запісу.
6. Калі дадзеныя супадаюць, адлюстроўваецца TEST_PASSED.

Мадэляванне дызайну Example Testbench
Малюнак 1-6: Працэдура

Выканайце наступныя крокі, каб змадэляваць тэставы стэнд:

1. У камандным радку зменіце наampкаталог le>/sim.
2. Увядзіце скрыпты make.
3. Увядзіце адну з наступных каманд у залежнасці ад сімулятара:
4. каб view вынікі мадэлявання:
   1. Калі вы запускаеце тэставы стэнд у любым з трох падтрымоўваных сімулятараў, скрыпт выконвае паслядоўнасць тэставага стэнда і рэгіструе дзейнасць сімулятара ўampкаталог>/прample_ дызайн/сім/ .log. гэта «vsim», «ncsim» або «vcs».
   2. Калі вы запускаеце тэставы стэнд у любым з трох падтрымоўваных сімулятараў, скрыпт стварае форму хвалі file. Вы можаце выканаць каманду make _gui для загрузкі сігналу ў спецыфічную для сімулятара форму сігналу viewэ.
      каб view форма хвалі file у вашым сімулятары ўвядзіце адну з наступных каманд:

      Ліцэнзія на сімулятар Графічны настаўнік ModelSim	Камандны радок зрабіць vsim_gui	Форма сігналу File <дызайн прampкаталог>/прample_design/sim/mentor/hmcc_wf.wlf
      Візуальнае асяроддзе Synopsys Discovery	зрабіць vcs_gui	<дызайн прampкаталог>/прample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	зрабіць ncsim_gui	<дызайн прampкаталог>/прample_design/sim/ cadence/hmcc_wf.shm
5. Прааналізуйце вынікі. Паспяховы тэставы стэнд адпраўляе і прымае дзесяць пакетаў на порт і адлюстроўвае Test_PASSED”

Наладжванне дошкі

Наладзьце плату для запуску апаратнага дызайну, напрыкладampле.
Заўвага: Пераканайцеся, што сілкаванне адключана, перш чым змяняць якія-небудзь налады.

1. Усталюйце DIP-пераключальнікі на даччынай карце наступным чынам:
2. Усталюйце DIP-пераключальнік SW1, каб паказаць ID куба 0:
   

   Пераключальнік	Функцыя	Абстаноўка
   1	КУБ [0]	Адкрыты
   2	КУБ [1]	Адкрыты
   3	КУБ [2]	Адкрыты
   4	—	Усё роўна

Усталюйце DIP-перамыкач SW2, каб задаць налады гадзінніка:

Пераключальнік	Функцыя	Абстаноўка
1	CLK1_FSEL0	Адкрыты (125 МГц)
2	CLK1_FSEL1	Адкрыты (125 МГц)
3	CLK1_SEL	Адкрыты (Крышталь)
4	—	Усё роўна

• Падключыце даччыную карту HMC да камплекта распрацоўкі Arria 10 FPGA з дапамогай раздымаў J8 і J10 даччынай карты.
• Усталюйце перамычкі на камплекце распрацоўніка Arria 10 GX FPGA:
• Дадайце шунт да перамычкі J8, каб выбраць 1.5 В у якасці налады VCCIO для раздыма B FMC.
• Дадайце шунт да перамычкі J11, каб выбраць 1.8 В у якасці налады VCCIO для раздыма FMC A.

Кампіляцыя і тэставанне Design Example ў апаратным забеспячэнні

Для кампіляцыі і запуску дэманстрацыйнага тэсту апаратнага дызайну напрample, выканайце наступныя дзеянні

1. Забяспечце дызайн апаратнага забеспячэння, напрample пакаленне завершана.
2. У праграмным забеспячэнні Quartus Prime адкрыйце праект Quartus Primeample_design_install_dir> /прample_design/пар/hmcc_example.qpf.
3. На панэлі кампіляцыі націсніце Дызайн кампіляцыі (Intel Quartus Prime Pro Edition) або выберыце «Апрацоўка» > «Пачаць кампіляцыю» (Intel Quartus Prime Standard Edition).
4. Пасля стварэння .sof выканайце наступныя дзеянні, каб запраграмаваць дызайн абсталявання, напрample на прыладзе Arria 10:
   1. Абярыце Інструменты > Праграміст.
   2. У Programmer пстрыкніце Hardware Setup.
   3. Выберыце прыладу для праграмавання.
   4. Выберыце і дадайце камплект распрацоўкі Arria 10 GX FPGA, да якога можна падключыць ваш сеанс Quartus Prime.
   5. Пераканайцеся, што рэжым усталяваны на JTAG.
   6. Націсніце Аўтаматычнае вызначэнне і абярыце любую прыладу.
   7. Двойчы пстрыкніце прыладу Arria 10.
   8. Адкрыйце .sof уample_design_install_dir>/прample_design/пар/выхад_ files,
      Заўвага: Праграмнае забеспячэнне Quartus Prime змяняе прыладу на прыладу ў .sof.
   9. У радку з вашым .sof пастаўце галачку ў слупку Праграма/Наладзіць.
   10. Націсніце Пуск.
   11. Пасля таго, як праграмнае забеспячэнне наладзіць прыладу з апаратным дызайнам напрample, назірайце за святлодыёдамі платы:
       1. Міргаючы чырвоны святлодыёд азначае, што канструкцыя працуе.
       2. Два зялёных святлодыёда побач з чырвоным міргаючым святлодыёдам азначаюць, што сувязь HMC ініцыялізавана і тэст пройдзены.
       3. Адзін чырвоны святлодыёд побач з чырвоным міргаючым святлодыёдам азначае, што тэст не прайшоў.
   12. Дадаткова. Выкарыстоўвайце тэставы стэнд System Console, каб назіраць за дадатковымі вынікамі тэсту.
       Заўвага: Выкарыстоўвайце сістэмную кансоль для маніторынгу сігналаў стану ў распрацоўцы напрample, калі плата падключана да кампутара праз JTAG інтэрфейс. Сістэмная кансоль паказвае стан святлодыёда платы для аддаленага маніторынгу, стан ініцыялізацыі для кожнага кроку і стан генератара запытаў кожнага порта і праверкі адказаў. Сістэмная кансоль таксама забяспечвае інтэрфейс для запуску або паўторнага запуску тэсту.
       1. Абярыце Інструменты > Інструменты адладкі сістэмы > Сістэмная кансоль.
       2. У сістэмнай кансолі абярыце File > Выканаць сцэнар.
       3. Адкрыйце file <напрample_design_install_dir>/прample_design/par/sysconsole_testbench.tcl.
       4. Праграмнае забеспячэнне загружае графічны вынік тэсту. Выберыце «Перазапусціць», каб запусціць тэст зноў.

Кампіляцыя і тэставанне Design Example ў апаратным забеспячэнні

Дызайн кантролера Hybrid Memory Cube

Дызайн Exampапісанне

Дызайн эксample дэманструе функцыянальнасць IP-ядра Hybrid Memory Cube Controller. Вы можаце стварыць дызайн з ExampУкладка «Дызайн» графічнага інтэрфейсу карыстальніка (GUI) Hybrid Memory Cube Controller у рэдактары параметраў IP.

Асаблівасці

• Галоўны аўтамат I2C і канчатковы аўтамат ініцыялізацыі I2C для даччынай карты HMC і канфігурацыі HMC
• ATX PLL і аўтамат перакаліброўкі трансівера
• Генератар запытаў
• Запыт манітора
• Інтэрфейс сістэмнай кансолі

Патрабаванні да апаратнага і праграмнага забеспячэння
Altera выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання дызайнуampль:

• Праграмнае забеспячэнне Intel Quartus Prime
• Сістэмная кансоль
• ModelSim-AE, Modelsim-SE, NCsim (толькі Verilog HDL) або сімулятар VCS
• Камплект распрацоўніка Arria 10 GX FPGA
• Даччыная карта HMC

Функцыянальнае апісанне

Altera забяспечвае гатовы да кампіляцыі дызайн напрample з ядром IP-кантролера HMC. Гэты дызайн эксample прызначаны для Arria 10 GX FPGA Development Kit з даччынай картай HMC, падлучанай праз раздымы FMC.
Вы можаце выкарыстоўваць дызайн у якасці прыкладуample для правільнага падключэння IP-ядра да вашай канструкцыі або ў якасці пачатковай канструкцыі, якую вы можаце наладзіць пад свае ўласныя патрабаванні да канструкцыі. Дызайн эксample ўключае ў сябе галоўны модуль I2C, модуль паўторнай каліброўкі PLL/CDR, адно IP-ядро PLL знешняга прыёмаперадатчыка і логіку для стварэння і праверкі транзакцый. Дызайн эксample мяркуе прыладу Micron HMC 15G-SR HMC, якая з'яўляецца фоurlчарнільная прылада, на даччынай карце. Дызайн эксample змяшчае адзін асобнік ядра IP і падключаецца да адной спасылкі на прыладзе HMC. Малюнак 2-1: Дызайн кантролера HMCampБлок-схема

Пасля наладжвання Arria 10 FPGA з дызайнам example, кантролер I2C канфігуруе бартавыя генератары тактавых сігналаў і прыладу HMC. Калі каліброўка завершана, дызайн example калібруе ATX PLL. Падчас працы генератар запытаў генеруе каманды чытання і запісу, якія потым апрацоўвае ядро ​​IP-кантролера HMC. Манітор запытаў фіксуе адказы ад ядра IP і правярае іх на правільнасць.

Сігналы інтэрфейсу
Табліца 2-1: Кантролер HMC IP Core Design Exampле сігналы

Назва сігналу clk_50	Напрамак Увод	Шырыня (біт) 1	Апісанне Уваходная частата 50 МГц.
hssi_refclk	Увод	1	CDR эталонны такт для ядра HMC і HMCC IP.

Назва сігналу hmc_lxrx	Напрамак Увод	Шырыня (біт) Колькасць каналаў (16 або 8)	Апісанне Прыёмаперадатчык FPGA атрымлівае штыфты.
hmc_lxtx	Выхад	Колькасць каналаў (16 або 8)	Штыфты перадачы прыёмаперадатчыка FPGA.
hmc_ctrl_lxrxps	Увод	1	Кантроль энергазберажэння прыёмаперадатчыка FPGA.
hmc_ctrl_lxtxps	Выхад	1	Кантроль энергазберажэння прыёмаперадатчыка HMC.
hmc_ctrl_ferr_n	Увод	1	Вывад HMC FERR_N.
hmc_ctrl_p_rst_n	Выхад	1	Уваход HMC P_RST_N.
hmc_ctrl_scl	Двунакіраваны	1	Гадзіннік канфігурацыі HMC I2C.
hmc_ctrl_sda	Двунакіраваны	1	Даныя канфігурацыі HMC I2C.
fmc0_scl	Выхад	1	Нявыкарыстаны. На нізкім узроўні для абароны кантактаў уводу/вываду FPGA ад напругі 3.3 В на даччынай карце.
fmc0_sda	Выхад	1	Нявыкарыстаны. На нізкім узроўні для абароны кантактаў уводу/вываду FPGA ад напругі 3.3 В на даччынай карце.
кнопка_	Увод	1	Кнопкавы ўвод, які выкарыстоўваецца для скіду.
сэрцабіцце_н	Выхад	1	Святлодыёдны выхад сэрцабіцця.
link_init_complete_n	Выхад	1	Ініцыялізацыя спасылкі завершана.
тэст_здадзены_н	Выхад	1	Тэст прайшоў святлодыёдны выхад.
тэст_няўдалы_н	Выхад	1	Не ўдалося праверыць святлодыёдны выхад.

Дызайн Example Register Map
Табліца 2-2: Кантролер HMC IP Core Design Example Register Map

Запіс у гэтыя рэгістры скідае дызайн.

Біты 1:0	Імя поля Колькасць портаў	Тып RO	Значэнне пры скідзе Вар'іруецца	Апісанне Колькасць партоў для асобніка ядра IP.
7:2	Зарэзерваваны	RO	0x00

Табліца 2-4: Рэгістр BOARD_LEDs
Гэты рэестр адлюстроўвае стан святлодыёдаў платы

Біты 0	Імя поля Тэст не прайшоў	Тып RO	Значэнне пры скідзе 0x00	Апісанне Тэст няўдалы.
1	Тэст пройдзены	RO	0x00	Тэст пройдзены.
2	Ініцыялізацыя спасылкі HMCC завершана	RO	0x00	Ініцыялізацыя спасылкі HMC завершана і гатова да трафіку.
3	Сэрцабіцце	RO	0x00	Пераключаецца, калі дызайн працуе.
7:4	Зарэзерваваны	RO	0x00

Табліца 2-5: Рэгістрацыя TEST_INITIALIZATION_STATUS

Біты 0	Імя поля Тактавы генератар I2C	Тып RO	Значэнне пры скідзе 0x00	Апісанне Убудаваныя тактавыя генератары настроены.
1	ATX PLL і паўторная каліброўка трансівера завершана	RO	0x00	ATX PLL і прыёмаперадатчыкі паўторна адкалібраваны ў адпаведнасці з уваходным тактавым сігналам.
2	I2C HMC Канфігурацыя завершана	RO	0x00	Канфігурацыя прылады HMC праз I2C завершана.
3	Ініцыялізацыя спасылкі HMC завершана	RO	0x00	Ініцыялізацыя спасылкі HMC завершана і гатова да трафіку.
7:4	Зарэзерваваны	RO	0x00

Табліца 2-6: Рэгістр PORT_STATUS

Біты 0	Імя поля Порт 0 запытвае ОК	Тып RO	Значэнне пры скідзе 0x00	Апісанне Стварэнне запыту на порт 0 завершана.
1	Порт 0 Адказы OK	RO	0x00	Праверка адказу порта 0 пройдзена.
2	Порт 1 запытвае ОК	RO	0x00	Стварэнне запыту на порт 1 завершана.
3	Порт 1 Адказы OK	RO	0x00	Праверка адказу порта 1 пройдзена.

Біты 4	Імя поля Порт 2 запытвае ОК	Тып RO	Значэнне пры скідзе 0x00	Апісанне Стварэнне запыту на порт 2 завершана.
5	Порт 2 Адказы OK	RO	0x00	Праверка адказу порта 2 пройдзена.
6	Порт 3 запытвае ОК	RO	0x00	Стварэнне запыту на порт 3 завершана.
7	Порт 4 Адказы OK	RO	0x00	Праверка адказу порта 3 пройдзена.

Дадатковая інфармацыя

Дызайн кантролера HMC Example Гісторыя версій кіраўніцтва карыстальніка
Табліца A-1: ​​Гісторыя версій дакумента
Абагульняе новыя функцыі і змены ў дызайне, напрыкладample кіраўніцтва карыстальніка для ядра HMC Controller IP.

Дата	Версія ACDS	Змены
2016.05.02	16.0	Першапачатковы выпуск.

Як звязацца з Intel
Табліца A-2: Як звязацца з Intel
Каб знайсці самую свежую інфармацыю аб прадуктах Intel, звярніцеся да гэтай табліцы. Вы таксама можаце звязацца з мясцовым офісам продажаў Intel або гандлёвым прадстаўніком.

Кантакт	Кантактны спосаб	Адрас
Тэхнічная падтрымка	Webсайт	www.altera.com/support
Тэхнічная падрыхтоўка	Webсайт	www.altera.com/training
	Электронная пошта	FPGATraining@intel.com
Прадуктная літаратура	Webсайт	www.altera.com/literature
Нетэхнічная падтрымка: агульная	Электронная пошта	nacomp@altera.com

Кантакт   Нетэхнічная падтрымка: ліцэнзаванне праграмнага забеспячэння

Кантактны спосаб   Электронная пошта

Адрас   authorization@altera.com

Звязаная інфармацыя

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Друкарскія ўмоўнасці

Табліца A-3: Друкарскія пагадненні
Пералік друкарскіх умоў, якія выкарыстоўваюцца ў гэтым дакуменце

Значок "Зваротная сувязь" дазваляе вам адправіць водгук аб дакуменце ў Altera. Метады збору водгукаў адрозніваюцца ў залежнасці ад кожнага дакумента

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel, словы і лагатыпы Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus і Stratix з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній у ЗША і/ці іншых краінах. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых
101 Innovation Drive, Сан-Хасэ, Каліфорнія 95134

Апошняе абнаўленне для Quartus Prime Design Suite: 16.0
УГ-20027
2016.05.02
101 Інавацыйны драйв
Сан-Хасэ, Каліфорнія 95134
www.altera.com

Дакументы / Рэсурсы

Дызайн кантролера гібрыднага куба памяці ALTERA Arria 10 Example [pdfКіраўніцтва карыстальніка Дызайн кантролера Arria 10 Hybrid Memory Cube Example, Arria 10, Hybrid Memory Cube Controller Design Example, дызайн кантролера Example, Design Example

Спасылкі

• Кіраўніцтва карыстальніка