Deseño de controlador de cubo de memoria híbrido ALTERA Arria 10 Example

O deseño do controlador de cubo de memoria híbrido Example Guía de usuario ofrece información sobre o deseño e uso do deseño de hardware da controladora HMC, por exemploample. A guía actualízase para Quartus Prime Design Suite 16.0 e actualizouse por última vez o 2 de maio de 2016.
O Deseño Exampa Guía de inicio rápido proporciona instrucións paso a paso para compilar, simular, xerar e probar o deseño do controlador HMC ex.ample. Consulte a Figura 1-1 para ver unha sobreview dos pasos de desenvolvemento.

Deseño Example Descrición

O deseño de hardware do controlador HMC, example inclúe varios compoñentes como o dispositivo Board Arria 10, o núcleo IP do controlador HMC, os reloxos e reinicio de PLL TX, o xerador de solicitudes de ruta de datos e o monitor de resposta, TX/TX FIFO MAC, RX MAC, o control e os LEDs de proba Avalon-MM, a interface de estado do controlador. , Avalon-MM I 2C Master, Máquina de estado de inicialización, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Interface de reconfiguración do transceptor Arria 10 e dispositivo HMC. O exampO deseño do ficheiro require unha configuración específica para funcionar correctamente no kit de desenvolvemento FPGA Arria 10 GX coa tarxeta filla HMC.

Información adicional

A sección Información adicional ofrece detalles sobre a estrutura do directorio para o deseño xerado, por exemploample, o historial de revisións da guía do usuario, as convencións tipográficas utilizadas na guía e como contactar con Intel para obter asistencia.

Instrucións de uso do produto

Siga as seguintes instrucións para usar o deseño de hardware da controladora HMC, por exemploampLe:

1. Compila o deseño example usando un simulador
2. Realizar simulación funcional
3. Xerar o deseño example
4. Compila o deseño example usando Quartus Prime
5. Proba o deseño do hardware

Teña en conta que a configuración de hardware e proba files para o deseño example están situados en /example_design/par, mentres que a simulación files están situados en /example_design/sim.

Para axudarche a comprender como usar o núcleo IP do controlador de cubos de memoria híbrido, o núcleo presenta un banco de probas simulable e un deseño de hardware exampli que admite compilación e probas de hardware. Cando xeras o deseño example, o editor de parámetros crea automaticamente o fileÉ necesario simular, compilar e probar o deseño en hardware. Podes descargar o deseño compilado no Intel® Arria® 10 GX FPGA Development Kit.

Información relacionada
Guía de usuario de Hybrid Memory Cube Controller IP Core

Deseño Example Estrutura do directorio

Configuración e proba do hardware files (o deseño de hardware example) están situados enample_ design_install_dir>/example_design/par. A simulación files (banco de probas só para simulación) están situados enample_design_install_dir>/example_design/sim.

Deseño Example Compoñentes

O deseño de hardware do controlador HMC, exampLe inclúe os seguintes compoñentes:

• Núcleo IP do controlador HMC cun reloxo de referencia CDR configurado en 125 MHz e con configuración de asignación de RX e TX predeterminada.
  Nota: O deseño exampLe require que estas configuracións funcionen correctamente no kit de desenvolvemento FPGA Arria 10 GX coa tarxeta filla HMC.
• Lóxica de cliente que coordina a programación do núcleo IP, e a xeración e comprobación de paquetes.
• JTAG controlador que se comunica coa consola do sistema Altera. Comunícate coa lóxica do cliente a través da Consola do sistema.

Lista a clave files que implementan o exampo banco de probas.

/src/hmcc_example.sv	Deseño de hardware de nivel superior example file.
/sim/hmcc_tb.sv	Nivel superior file para simulación.
Scripts de banco de probas Nota: Use o Make proporcionadofile para xerar estes scripts.
/sim/run_vsim.do	O script ModelSim para executar o banco de probas.
/sim/run_vcs.sh	O script Synopsys VCS para executar o banco de probas.
/sim/run_ncsim.sh	O script Cadence NCSim para executar o banco de probas.

Xerando o deseño Example

Figura 1-5: ExampFicha Deseño no Editor de parámetros do controlador de cubo de memoria híbrido

Siga estes pasos para xerar o deseño de hardware Arria 10, por exemploample e banco de probas:

1. No Catálogo IP (Ferramentas > Catálogo IP), seleccione a familia de dispositivos de destino Arria 10.
2. No Catálogo IP, localice e seleccione Hybrid Memory Cube Controller. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .qsys.
4. Debe seleccionar un dispositivo Arria 10 específico no campo Dispositivo ou manter o dispositivo predeterminado que selecciona o software Quartus Prime.
5. Fai clic en Aceptar. Aparece o editor de parámetros IP.
6. Na pestana IP, especifique os parámetros para a súa variación do núcleo IP.
7. Sobre o Example Deseño, escolla as seguintes opcións para o deseño, por exemploampLe:
   1. Para Select Design, seleccione a opción HMCC Daughter Board.
   2. Para Exampo Deseño Files, seleccione a opción Simulación para xerar o banco de probas e seleccione a opción Síntese para xerar o deseño de hardware.ample.
   3. Para o formato HDL xerado, só está dispoñible Verilog.
   4. Para Target Development Kit, seleccione o Arria 10 GX FPGA Development Kit (Production Silicon).
      Nota: Cando elixes este kit, o deseño do hardware example sobrescribe a súa selección de dispositivo anterior co dispositivo no taboleiro de destino. Cando xeras o deseño example, o software Intel Quartus Prime crea Intel
      Proxecto de Quartus Prime, configuración e asignacións de pins para o taboleiro que seleccionaches. Se non queres que o software se oriente a un taboleiro específico, selecciona Ningún.
8. Fai clic en Xerar Example botón Deseño

Comprensión do banco de probas

Altera ofrece un deseño exampli co núcleo IP do controlador HMC. O deseño example está dispoñible tanto para a simulación do seu núcleo IP como para a compilación. O deseño example en simulación funciona como o banco de probas de núcleo IP do controlador HMC.
Se fai clic en Xerar Example Design no editor de parámetros HMC Controller, o software Quartus Prime xera un banco de probas de demostración. O editor de parámetros solicita a localización desexada do banco de probas.
Para simular o banco de probas, debe proporcionar o seu propio modelo funcional de bus HMC (BFM). Altera proba o deseño exampo banco de probas co Micron Hybrid Memory Cube BFM. O banco de probas non inclúe un módulo mestre I2C, porque o Micron HMC BFM non é compatible e non require configuración por parte dun módulo I2C.
Na simulación, o banco de probas controla un PLL TX e as interfaces da ruta de datos para realizar a seguinte secuencia de accións:

1. Configura o HMC BFM coa taxa de datos do núcleo IP do controlador HMC e o ancho da canle, no modo de bucle aberto de resposta.
2. Establece a ligazón entre o BFM e o núcleo IP.
3. Dirixe cada un dos catro portos do núcleo IP para escribir catro paquetes de datos no BFM.
4. Dirixe o núcleo IP para que lea os datos do BFM.
5. Comproba que os datos lidos coinciden cos datos de escritura.
6. Se os datos coinciden, mostra TEST_PASSED.

Simulando o deseño Exampo banco de probas
Figura 1-6: Procedemento

Siga estes pasos para simular o banco de probas:

1. Na liña de comandos, cambia aampdirectorio le>/sim.
2. Escriba make scripts.
3. Escriba un dos seguintes comandos, dependendo do seu simulador:
4. Para view resultados da simulación:
   1. Cando executa o banco de probas en calquera dos tres simuladores compatibles, o script executa a secuencia do banco de probas e rexistra a actividade do simulador enampdirectorio de ficheiros>/example_ design/sim/ .log. é "vsim", "ncsim" ou "vcs".
   2. Cando executa o banco de probas en calquera dos tres simuladores compatibles, o script xera unha forma de onda file. Pode executar o comando make _gui para cargar a forma de onda na forma de onda específica do simulador viewer.
      Para view a forma de onda file no seu simulador, escriba un dos seguintes comandos:

      Licenza de simulador Mentor Graphics ModelSim	Liña de comandos facer vsim_gui	Forma de onda File <design exampdirectorio le>/example_design/sim/mentor/hmcc_wf.wlf
      Synopsys Discovery Entorno visual	facer vcs_gui	<design exampdirectorio le>/example_design/sim/hmcc_wf.vpd
      Cadence SimVision Waveform	facer ncsim_gui	<design exampdirectorio le>/example_design/sim/cadence/hmcc_wf.shm
5. Analiza os resultados. O banco de probas exitoso envía e recibe dez paquetes por porto e mostra Test_PASSED"

Constitución da Xunta

Configure o taboleiro para executar o deseño de hardware, por exemploample.
Nota: Asegúrese de que a alimentación estea desactivada antes de cambiar calquera configuración.

1. Configure os interruptores DIP da tarxeta filla do seguinte xeito:
2. Establecer o interruptor DIP SW1 para indicar o ID de cubo 0:
   

   Cambiar	Función	Configuración
   1	CUB[0]	Aberto
   2	CUB[1]	Aberto
   3	CUB[2]	Aberto
   4	—	Non me importa

Configure o interruptor DIP SW2 para especificar a configuración do reloxo:

Cambiar	Función	Configuración
1	CLK1_FSEL0	Aberto (125 MHz)
2	CLK1_FSEL1	Aberto (125 MHz)
3	CLK1_SEL	Aberto (Cristal)
4	—	Non me importa

• Conecte a tarxeta filla HMC ao kit de desenvolvemento FPGA Arria 10 utilizando os conectores J8 e J10 da tarxeta filla.
• Establece os jumpers no kit de desenvolvemento FPGA Arria 10 GX:
• Engade derivacións ao puente J8 para seleccionar 1.5 V como configuración VCCIO para o conector B FMC.
• Engade derivacións ao puente J11 para seleccionar 1.8 V como configuración VCCIO para o conector FMC A.

Compilación e proba do deseño Example en Hardware

Para compilar e executar unha proba de demostración sobre o deseño de hardware, por exemploample, siga estes pasos

1. Asegurar o deseño de hardware exampa xeración está completa.
2. No software Quartus Prime, abra o proxecto Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. No panel de compilación, faga clic en Compilar deseño (Intel Quartus Prime Pro Edition) ou escolla Procesamento > Iniciar compilación (Intel Quartus Prime Standard Edition).
4. Despois de xerar un .sof, siga estes pasos para programar o deseño de hardware, por exemploample no dispositivo Arria 10:
   1. Escolla Ferramentas > Programador.
   2. No Programador, faga clic en Configuración de hardware.
   3. Seleccione un dispositivo de programación.
   4. Selecciona e engade o kit de desenvolvemento FPGA Arria 10 GX ao que se pode conectar a túa sesión de Quartus Prime.
   5. Asegúrese de que o modo está configurado en JTAG.
   6. Fai clic en Detección automática e escolla calquera dispositivo.
   7. Fai dobre clic no dispositivo Arria 10.
   8. Abre o .sof enample_design_install_dir>/example_design/par/output_ files,
      Nota: O software Quartus Prime cambia o dispositivo polo que se atopa no .sof.
   9. Na fila co seu .sof, marque a caixa da columna Programa/Configurar.
   10. Fai clic en Inicio.
   11. Despois de que o software configure o dispositivo co deseño de hardware example, observe os LED da placa:
       1. Un LED vermello parpadeante indica que o deseño está en execución.
       2. Dous LED verdes preto do LED parpadeante vermello indican que a ligazón da HMC está inicializada e a proba superada.
       3. Un LED vermello preto do LED vermello parpadeante indica que a proba fallou.
   12. Opcional. Use o banco de probas da consola do sistema para observar resultados de proba adicionais.
       Nota: Use a Consola do sistema para supervisar os sinais de estado no deseño, por exemploampli cando a placa está conectada ao teu ordenador mediante o JTAG interface. A Consola do sistema mostra o estado do LED da placa para a monitorización remota, o estado de inicialización de cada paso e o estado do xerador de solicitudes e do verificador de respostas de cada porto. A consola do sistema tamén ofrece unha interface para iniciar ou reiniciar a proba.
       1. Escolla Ferramentas > Ferramentas de depuración do sistema > Consola do sistema.
       2. Na Consola do sistema, escolla File > Executar script.
       3. Abre o file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. O software carga a saída de proba gráfica. Escolla Reiniciar para executar a proba de novo.

Compilación e proba do deseño Example en Hardware

Deseño de controlador de cubo de memoria híbrido

Deseño Example Descrición

O deseño example demostra a funcionalidade do núcleo IP do controlador de cubo de memoria híbrido. Podes xerar o deseño desde o Example Ficha Deseño da interface gráfica de usuario (GUI) do controlador de cubo de memoria híbrido no editor de parámetros IP.

Características

• I2C mestre e máquina de estado de inicialización I2C para a tarxeta filla HMC e a configuración da HMC
• ATX PLL e máquina de estado de recalibración do transceptor
• Xerador de solicitudes
• Solicitar monitor
• Interface da consola do sistema

Requisitos de hardware e software
Altera usa o seguinte hardware e software para probar o deseño, por exemploampLe:

• Software Intel Quartus Prime
• Consola do sistema
• ModelSim-AE, Modelsim-SE, NCsim (só Verilog HDL) ou simulador VCS
• Kit de desenvolvemento Arria 10 GX FPGA
• Tarxeta filla HMC

Descrición funcional

Altera ofrece un deseño listo para compilar, por exemploampli co núcleo IP da controladora HMC. Este deseño exampLe apunta ao Kit de desenvolvemento FPGA Arria 10 GX cunha tarxeta filla HMC conectada a través dos conectores FMC.
Podes usar o deseño como example para a conexión correcta do seu núcleo IP ao seu deseño, ou como deseño inicial que pode personalizar para os seus propios requisitos de deseño. O deseño example inclúe un módulo mestre I2C, un módulo de recalibración PLL/CDR, un núcleo IP PLL de transceptor externo e lóxica para xerar e comprobar transaccións. O deseño example asume un dispositivo Micron HMC 15G-SR HMC, que é un fourldispositivo de tinta, na tarxeta filla. O deseño exampinclúe unha instancia do núcleo IP e conéctase a unha única ligazón no dispositivo HMC. Figura 2-1: Deseño do controlador HMC Example Diagrama de bloques

Despois de configurar o Arria 10 FPGA co deseño example, o controlador I2C configura os xeradores de reloxos integrados e o dispositivo HMC. Cando finalice a calibración, o deseño example calibra o ATX PLL. Durante o funcionamento, o xerador de solicitudes xera comandos de lectura e escritura que o núcleo IP do controlador HMC procesa. O monitor de solicitudes captura as respostas do núcleo IP e comproba a súa corrección.

Sinais de interface
Táboa 2-1: Deseño do núcleo IP do controlador HMC Example Sinais

Nome do sinal clk_50	Dirección Entrada	Ancho (bits) 1	Descrición Reloxo de entrada de 50 MHz.
hssi_refclk	Entrada	1	Reloxo de referencia CDR para o núcleo IP HMC e HMCC.

Nome do sinal hmc_lxrx	Dirección Entrada	Ancho (bits) Conta de canles (16 ou 8)	Descrición O transceptor FPGA recibe pins.
hmc_lxtx	Saída	Conta de canles (16 ou 8)	Pins de transmisión do transceptor FPGA.
hmc_ctrl_lxrxps	Entrada	1	Control de aforro de enerxía do transceptor FPGA.
hmc_ctrl_lxtxps	Saída	1	Control de aforro de enerxía do transceptor HMC.
hmc_ctrl_ferr_n	Entrada	1	Saída da HMC FERR_N.
hmc_ctrl_p_rst_n	Saída	1	Entrada da HMC P_RST_N.
hmc_ctrl_scl	Bidireccional	1	Reloxo de configuración HMC I2C.
hmc_ctrl_sda	Bidireccional	1	Datos de configuración de HMC I2C.
fmc0_scl	Saída	1	Sen uso. Controlado baixo para protexer os pinos de E/S FPGA do pullup de 3.3 V da tarxeta filla.
fmc0_sda	Saída	1	Sen uso. Controlado baixo para protexer os pinos de E/S FPGA do pullup de 3.3 V da tarxeta filla.
botón_pulsador	Entrada	1	A entrada do botón empregada para o reinicio.
latexo_corazón_n	Saída	1	Saída LED Heartbeat.
link_init_complete_n	Saída	1	Saída LED completa de inicialización da ligazón.
proba_pasada_n	Saída	1	Proba de saída LED superada.
proba_fallada_n	Saída	1	Fallou a proba de saída do LED.

Deseño Example Mapa de rexistro
Táboa 2-2: Deseño do núcleo IP do controlador HMC Example Mapa de rexistro

Ao escribir nestes rexistros restablece o deseño.

Bits 1:0	Nome do campo Conta de portos	Tipo RO	Valor ao restablecer Varía	Descrición Número de portos para a instancia do núcleo IP.
7:2	Reservado	RO	0x00

Táboa 2-4: rexistro BOARD_LEDs
Este rexistro reflicte o estado dos LED da placa

Bits 0	Nome do campo Fallou a proba	Tipo RO	Valor ao restablecer 0x00	Descrición Fallou a proba.
1	Proba superada	RO	0x00	Proba superada.
2	Inicialización da ligazón HMCC completada	RO	0x00	Inicialización da ligazón da HMC completada e lista para o tráfico.
3	Latido do corazón	RO	0x00	Alterna cando se executa o deseño.
7:4	Reservado	RO	0x00

Táboa 2-5: Rexistro TEST_INITIALIZATION_STATUS

Bits 0	Nome do campo Xerador de reloxos I2C	Tipo RO	Valor ao restablecer 0x00	Descrición Xeradores de reloxos a bordo configurados.
1	ATX PLL e recalibración do transceptor completo	RO	0x00	ATX PLL e transceptores recalibrados ao reloxo de entrada.
2	HMC I2C Configuración completada	RO	0x00	Completa a configuración do dispositivo HMC a través de I2C.
3	Inicialización da ligazón HMC completada	RO	0x00	Inicialización da ligazón da HMC completada e lista para o tráfico.
7:4	Reservado	RO	0x00

Táboa 2-6: Rexistro PORT_STATUS

Bits 0	Nome do campo Solicitudes de porto 0 OK	Tipo RO	Valor ao restablecer 0x00	Descrición Completouse a xeración da solicitude do porto 0.
1	Porto 0 Respostas OK	RO	0x00	A comprobación de resposta do porto 0 superouse.
2	Solicitudes de porto 1 OK	RO	0x00	Completouse a xeración da solicitude do porto 1.
3	Porto 1 Respostas OK	RO	0x00	A comprobación de resposta do porto 1 superouse.

Bits 4	Nome do campo Solicitudes de porto 2 OK	Tipo RO	Valor ao restablecer 0x00	Descrición Completouse a xeración da solicitude do porto 2.
5	Porto 2 Respostas OK	RO	0x00	A comprobación de resposta do porto 2 superouse.
6	Solicitudes de porto 3 OK	RO	0x00	Completouse a xeración da solicitude do porto 3.
7	Porto 4 Respostas OK	RO	0x00	A comprobación de resposta do porto 3 superouse.

Información adicional

Deseño do controlador HMC Example Guía de usuario Historial de revisións
Táboa A-1: ​​Historial de revisións de documentos
Resume as novas funcións e os cambios no deseño, por exemploampguía de usuario para el núcleo IP del controlador HMC.

Data	Versión ACDS	Cambios
2016.05.02	16.0	Lanzamento inicial.

Como contactar con Intel
Táboa A-2: Como contactar con Intel
Para atopar a información máis actualizada sobre os produtos Intel, consulte esta táboa. Tamén pode poñerse en contacto coa súa oficina local de vendas ou representante de vendas de Intel.

Contacto	Método de contacto	Enderezo
Soporte técnico	Websitio	www.altera.com/support
Formación técnica	Websitio	www.altera.com/training
	Correo electrónico	FPGATraining@intel.com
Literatura do produto	Websitio	www.altera.com/literature
Apoio non técnico: xeral	Correo electrónico	nacomp@altera.com

Contacto   Soporte non técnico: licenza de software

Método de contacto   Correo electrónico

Enderezo   autorización@altera.com

Información relacionada

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorización@altera.com

Convencións tipográficas

Táboa A-3: Convencións tipográficas
Enumera as convencións tipográficas que utiliza este documento

A icona de comentarios permítelle enviar comentarios a Altera sobre o documento. Os métodos para recoller comentarios varían segundo corresponda para cada documento

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus e as palabras e logotipos de Stratix son marcas comerciais de Intel Corporation ou das súas filiais nos EUA e/ou noutros países. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
Outros nomes e marcas pódense reclamar como propiedade doutros
101 Innovation Drive, San Jose, CA 95134

Última actualización para Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Unidade de innovación
San José, CA 95134
www.altera.com

Documentos/Recursos

Deseño de controlador de cubo de memoria híbrido ALTERA Arria 10 Example [pdfGuía do usuario Deseño de controlador de cubo de memoria híbrido Arria 10 Example, Arria 10, Deseño de controlador de cubo de memoria híbrido Example, Controller Design Example, Deseño Example

Referencias

• Manual de usuario