Disseny del controlador de cub de memòria híbrid ALTERA Arria 10 Example

El disseny del controlador de cub de memòria híbrid Exampla Guia de l'usuari proporciona informació sobre el disseny i l'ús del disseny de maquinari de la controladora HMC, example. La guia s'actualitza per a Quartus Prime Design Suite 16.0 i es va actualitzar per última vegada el 2 de maig de 2016.
El Disseny ExampLa Guia d'inici ràpid proporciona instruccions pas a pas per compilar, simular, generar i provar el disseny del controlador HMC ex.ample. Consulteu la figura 1-1 per obtenir un sobreview dels passos de desenvolupament.

Disseny Example Descripció

El disseny de maquinari del controlador HMC, exampinclou diversos components com el dispositiu Board Arria 10, el nucli IP del controlador HMC, els PLL de rellotges i restabliment de TX, el generador de sol·licituds de ruta de dades i el monitor de resposta, TX/TX FIFO MAC, RX MAC, control i LEDs de prova Avalon-MM, interfície d'estat del controlador , Avalon-MM I 2C Master, màquina d'estat d'inicialització, intercanviador de carril TX, transceptor x16, intercanviador de carril RX, interfície de reconfiguració del transceptor Arria 10 i dispositiu HMC. L'exampEl disseny del fitxer requereix configuracions específiques per funcionar correctament al kit de desenvolupament FPGA Arria 10 GX amb la targeta filla HMC.

Informació addicional

La secció Informació addicional proporciona detalls sobre l'estructura de directoris per al disseny generat, example, l'historial de revisions de la guia de l'usuari, les convencions tipogràfiques utilitzades a la guia i com contactar amb Intel per obtenir assistència.

Instruccions d'ús del producte

Seguiu les instruccions següents per utilitzar el disseny de maquinari de la controladora HMC, p. exampLI:

1. Compilar el disseny example utilitzant un simulador
2. Realitzar simulacions funcionals
3. Generar el disseny example
4. Compilar el disseny example utilitzant Quartus Prime
5. Prova el disseny del maquinari

Tingueu en compte que la configuració i prova del maquinari files pel disseny exampes troben a /example_design/par, mentre que la simulació files es troben a /example_design/sim.

Per ajudar-vos a entendre com utilitzar el nucli IP del controlador de cub de memòria híbrid, el nucli inclou un banc de proves simulable i un disseny de maquinari ex.ampli que admet la compilació i les proves de maquinari. Quan genereu el disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari. Podeu descarregar el disseny compilat al kit de desenvolupament Intel® Arria® 10 GX FPGA.

Informació relacionada
Hibrid Memory Cube Controller IP Core Guia d'usuari

Disseny Exampl Estructura de directoris

Configuració i prova del maquinari files (el disseny de maquinari example) es troben aample_ design_install_dir>/example_design/par. La simulació files (banc de proves només per a la simulació) es troben aample_design_install_dir>/example_design/sim.

Disseny Example Components

El disseny de maquinari del controlador HMC, exampLe inclou els components següents:

• Nucli IP del controlador HMC amb el rellotge de referència CDR establert a 125 MHz i amb la configuració de mapeig RX i TX predeterminada.
  Nota: El disseny exampli requereix que aquests paràmetres funcionin correctament al kit de desenvolupament FPGA Arria 10 GX amb la targeta filla HMC.
• Lògica de client que coordina la programació del nucli IP, i la generació i verificació de paquets.
• JTAG controlador que es comunica amb la consola del sistema Altera. Us comuniqueu amb la lògica del client mitjançant la consola del sistema.

Llista la clau files que implementen l'exampel banc de proves.

/src/hmcc_example.sv	Disseny de maquinari de primer nivell example file.
/sim/hmcc_tb.sv	De primer nivell file per a la simulació.
Scripts del banc de proves Nota: Utilitzeu el Make proporcionatfile per generar aquests scripts.
/sim/run_vsim.do	L'script ModelSim per executar el banc de proves.
/sim/run_vcs.sh	L'script de Synopsys VCS per executar el banc de proves.
/sim/run_ncsim.sh	L'script de Cadence NCSim per executar el banc de proves.

Generació del disseny Example

Figura 1-5: Examppestanya Disseny a l'editor de paràmetres del controlador de cub de memòria híbrid

Seguiu aquests passos per generar el disseny de maquinari Arria 10 example i banc de proves:

1. Al Catàleg IP (Eines > Catàleg IP), seleccioneu la família de dispositius de destinació Arria 10.
2. Al catàleg IP, localitzeu i seleccioneu Hybrid Memory Cube Controller. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .qsys.
4. Heu de seleccionar un dispositiu Arria 10 específic al camp Dispositiu o mantenir el dispositiu predeterminat que selecciona el programari Quartus Prime.
5. Feu clic a D'acord. Apareix l'editor de paràmetres IP.
6. A la pestanya IP, especifiqueu els paràmetres per a la vostra variació principal d'IP.
7. A l'Example pestanya Disseny, trieu la configuració següent per al disseny, exampLI:
   1. Per seleccionar el disseny, seleccioneu l'opció HMCC Daughter Board.
   2. Per Exampel Disseny Files, seleccioneu l'opció Simulació per generar el banc de proves i seleccioneu l'opció Síntesi per generar el disseny de maquinari ex.ample.
   3. Per al format HDL generat, només està disponible Verilog.
   4. Per a Target Development Kit, seleccioneu el Arria 10 GX FPGA Development Kit (Production Silicon).
      Nota: Quan trieu aquest kit, el disseny del maquinari example sobreescriu la vostra selecció de dispositiu anterior amb el dispositiu del tauler de destinació. Quan genereu el disseny exampi, el programari Intel Quartus Prime crea Intel
      Projecte, configuració i assignacions de pins de Quartus Prime per al tauler que heu seleccionat. Si no voleu que el programari s'orienti a un tauler específic, seleccioneu Cap.
8. Feu clic a Genera Example botó Disseny

Entendre el banc de proves

Altera ofereix un disseny exampfitxer amb el nucli IP del controlador HMC. El disseny example està disponible tant per a la simulació del vostre nucli IP com per a la compilació. El disseny exampel fitxer de simulació funciona com el banc de proves principal de l'HMC Controller IP.
Si feu clic a Genera Example Disseny a l'editor de paràmetres del controlador HMC, el programari Quartus Prime genera un banc de proves de demostració. L'editor de paràmetres us demana la ubicació desitjada del banc de proves.
Per simular el banc de proves, heu de proporcionar el vostre propi model funcional de bus HMC (BFM). Altera prova el disseny exampel banc de proves amb el Micron Hybrid Memory Cube BFM. El banc de proves no inclou un mòdul mestre I2C, perquè el Micron HMC BFM no és compatible i no requereix configuració per part d'un mòdul I2C.
En simulació, el banc de proves controla un PLL TX i les interfícies del camí de dades per dur a terme la següent seqüència d'accions:

1. Configura l'HMC BFM amb la velocitat de dades del nucli IP de la controladora HMC i l'amplada del canal, en mode de bucle obert de resposta.
2. Estableix l'enllaç entre el BFM i el nucli IP.
3. Dirigeix ​​cadascun dels quatre ports del nucli IP per escriure quatre paquets de dades al BFM.
4. Dirigeix ​​el nucli IP perquè llegeix les dades del BFM.
5. Comprova que les dades de lectura coincideixen amb les dades d'escriptura.
6. Si les dades coincideixen, es mostra TEST_PASSED.

Simulació del disseny Exampel banc de proves
Figura 1-6: Procediment

Seguiu aquests passos per simular el banc de proves:

1. A la línia d'ordres, canvieu aampdirectori le>/sim.
2. Escriviu make scripts.
3. Escriviu una de les ordres següents, segons el vostre simulador:
4. A view resultats de simulació:
   1. Quan executeu el banc de proves en qualsevol dels tres simuladors compatibles, l'script executa la seqüència del banc de proves i registra l'activitat del simulador aampdirectori de fitxers>/example_ design/sim/ .registre. és "vsim", "ncsim" o "vcs".
   2. Quan executeu el banc de proves en qualsevol dels tres simuladors compatibles, l'script genera una forma d'ona file. Podeu executar l'ordre make _gui per carregar la forma d'ona a la forma d'ona específica del simulador vieweh.
      A view la forma d'ona file al vostre simulador, escriviu una de les ordres següents:

      Llicència de simulador Mentor Graphics ModelSim	Línia d'ordres fer vsim_gui	Forma d'ona File <design exampdirectori le>/example_design/sim/mentor/hmcc_wf.wlf
      Synopsys Discovery Entorn visual	fer vcs_gui	<design exampdirectori le>/example_design/sim/hmcc_wf.vpd
      Cadence SimVision Waveform	fer ncsim_gui	<design exampdirectori le>/example_design/sim/cadence/hmcc_wf.shm
5. Analitza els resultats. El banc de proves amb èxit envia i rep deu paquets per port i mostra Test_PASSED"

Constitució de la Junta

Configureu el tauler per executar el disseny de maquinari, example.
Nota: Assegureu-vos que l'alimentació estigui apagada abans de canviar qualsevol configuració.

1. Configureu els interruptors DIP de la targeta filla de la següent manera:
2. Configureu l'interruptor DIP SW1 per indicar l'ID del cub 0:
   

   Canvia	Funció	Configuració
   1	CUB[0]	Obert
   2	CUB[1]	Obert
   3	CUB[2]	Obert
   4	—	No t’importa

Configureu l'interruptor DIP SW2 per especificar la configuració del rellotge:

Canvia	Funció	Configuració
1	CLK1_FSEL0	Obert (125 MHz)
2	CLK1_FSEL1	Obert (125 MHz)
3	CLK1_SEL	Obert (cristall)
4	—	No t’importa

• Connecteu la targeta filla HMC al kit de desenvolupament FPGA Arria 10 mitjançant els connectors J8 i J10 de la targeta filla.
• Configureu els ponts al kit de desenvolupament FPGA Arria 10 GX:
• Afegiu derivacions al pont J8 per seleccionar 1.5 V com a paràmetre VCCIO per al connector FMC B.
• Afegiu derivacions al pont J11 per seleccionar 1.8 V com a paràmetre VCCIO per al connector FMC A.

Compilació i prova del disseny Example en maquinari

Per compilar i executar una prova de demostració sobre el disseny de maquinari, example, seguiu aquests passos

1. Assegureu-vos el disseny del maquinari exampla generació s'ha completat.
2. Al programari Quartus Prime, obriu el projecte Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Al tauler de compilació, feu clic a Compila disseny (Intel Quartus Prime Pro Edition) o trieu Processament > Inicia la compilació (Intel Quartus Prime Standard Edition).
4. Després de generar un .sof, seguiu aquests passos per programar el disseny de maquinari, example al dispositiu Arria 10:
   1. Trieu Eines > Programador.
   2. Al Programador, feu clic a Configuració del maquinari.
   3. Seleccioneu un dispositiu de programació.
   4. Seleccioneu i afegiu el kit de desenvolupament Arria 10 GX FPGA al qual es pot connectar la vostra sessió de Quartus Prime.
   5. Assegureu-vos que Mode estigui configurat en JTAG.
   6. Feu clic a Detecció automàtica i trieu qualsevol dispositiu.
   7. Feu doble clic al dispositiu Arria 10.
   8. Obriu el .sof aample_design_install_dir>/example_design/par/output_ files,
      Nota: El programari Quartus Prime canvia el dispositiu al del .sof.
   9. A la fila amb el vostre .sof, marqueu la casella de la columna Programa/Configura.
   10. Feu clic a Inici.
   11. Després que el programari configura el dispositiu amb el disseny de maquinari, example, observeu els LED de la placa:
       1. Un LED vermell intermitent indica que el disseny s'està executant.
       2. Dos LED verds a prop del LED vermell intermitent significa que l'enllaç de l'HMC s'ha inicialitzat i que la prova ha passat.
       3. Un LED vermell a prop del LED vermell intermitent significa que la prova ha fallat.
   12. Opcional. Utilitzeu el banc de proves de la consola del sistema per observar resultats de prova addicionals.
       Nota: Utilitzeu la consola del sistema per supervisar els senyals d'estat del disseny, per exempleampquan el tauler està connectat a l'ordinador mitjançant el JTAG interfície. La consola del sistema mostra l'estat del LED de la placa per al control remot, l'estat d'inicialització de cada pas i l'estat del generador de sol·licituds i del verificador de respostes de cada port. La consola del sistema també proporciona una interfície per iniciar o reiniciar la prova.
       1. Trieu Eines > Eines de depuració del sistema > Consola del sistema.
       2. A la consola del sistema, trieu File > Executar script.
       3. Obriu el file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. El programari carrega la sortida de prova gràfica. Trieu Reinicia per tornar a executar la prova.

Compilació i prova del disseny Example en maquinari

Disseny de controlador de cub de memòria híbrid

Disseny Example Descripció

El disseny example demostra la funcionalitat del nucli IP del controlador de cubs de memòria híbrid. Podeu generar el disseny a partir de l'Example Pestanya Disseny de la interfície d'usuari gràfica (GUI) del controlador de cub de memòria híbrid a l'editor de paràmetres IP.

Característiques

• Mestre I2C i màquina d'estat d'inicialització I2C per a la configuració de la targeta filla HMC i de l'HMC
• Màquina d'estat de recalibració del transceptor i PLL ATX
• Generador de sol·licituds
• Demanar monitor
• Interfície de la consola del sistema

Requisits de maquinari i programari
Altera utilitza el següent maquinari i programari per provar el disseny, exampLI:

• Programari Intel Quartus Prime
• Consola del sistema
• ModelSim-AE, Modelsim-SE, NCsim (només Verilog HDL) o simulador VCS
• Kit de desenvolupament Arria 10 GX FPGA
• Targeta filla HMC

Descripció funcional

Altera ofereix un disseny preparat per a la compilació, p. exampfitxer amb el nucli IP del controlador HMC. Aquest disseny exampLe s'orienta al kit de desenvolupament FPGA Arria 10 GX amb una targeta filla HMC connectada a través dels connectors FMC.
Podeu utilitzar el disseny com a exampper a la connexió correcta del vostre nucli IP al vostre disseny, o com a disseny inicial que podeu personalitzar per als vostres propis requisits de disseny. El disseny exampinclou un mòdul mestre I2C, un mòdul de recalibració PLL/CDR, un nucli IP PLL transceptor extern i lògica per generar i comprovar transaccions. El disseny example suposa un dispositiu Micron HMC 15G-SR HMC, que és un fourldispositiu de tinta, a la targeta filla. El disseny exampinclou una instància del nucli IP i es connecta a un únic enllaç al dispositiu HMC. Figura 2-1: Disseny del controlador HMC Example Diagrama de blocs

Després de configurar l'Arria 10 FPGA amb el disseny exampel controlador I2C configura els generadors de rellotges integrats i el dispositiu HMC. Quan finalitzi el calibratge, el disseny example calibra l'ATX PLL. Durant el funcionament, el generador de sol·licituds genera ordres de lectura i escriptura que el nucli IP del controlador HMC processa. El monitor de sol·licituds captura les respostes del nucli IP i les verifica si són correctes.

Senyals d'interfície
Taula 2-1: Disseny del nucli IP del controlador HMC Example Senyals

Nom del senyal clk_50	Direcció Entrada	Amplada (bits) 1	Descripció Rellotge d'entrada de 50 MHz.
hssi_refclk	Entrada	1	Rellotge de referència CDR per al nucli IP HMC i HMCC.

Nom del senyal hmc_lxrx	Direcció Entrada	Amplada (bits) Recompte de canals (16 o 8)	Descripció El transceptor FPGA rep pins.
hmc_lxtx	Sortida	Recompte de canals (16 o 8)	Pins de transmissió del transceptor FPGA.
hmc_ctrl_lxrxps	Entrada	1	Control d'estalvi d'energia del transceptor FPGA.
hmc_ctrl_lxtxps	Sortida	1	Control d'estalvi d'energia del transceptor HMC.
hmc_ctrl_ferr_n	Entrada	1	Sortida HMC FERR_N.
hmc_ctrl_p_rst_n	Sortida	1	Entrada de l'HMC P_RST_N.
hmc_ctrl_scl	Bidireccional	1	Rellotge de configuració de l'HMC I2C.
hmc_ctrl_sda	Bidireccional	1	Dades de configuració de l'HMC I2C.
fmc0_scl	Sortida	1	Sense utilitzar. Impulsat baix per protegir els pins d'E/S FPGA del pullup de 3.3 V de la targeta filla.
fmc0_sda	Sortida	1	Sense utilitzar. Impulsat baix per protegir els pins d'E/S FPGA del pullup de 3.3 V de la targeta filla.
polsador	Entrada	1	Entrada de botó utilitzat per reiniciar.
batec_cor_n	Sortida	1	Sortida LED Heartbeat.
link_init_complete_n	Sortida	1	Sortida LED completa d'inicialització de l'enllaç.
prova_aprovada_n	Sortida	1	Sortida LED aprovada.
prova_fallida_n	Sortida	1	La prova de sortida del LED ha fallat.

Disseny Exampel Mapa de registre
Taula 2-2: Disseny del nucli IP del controlador HMC Exampel Mapa de registre

Escrivint en aquests registres restableix el disseny.

Bits 1:0	Nom del camp Recompte de ports	Tipus RO	Valor al restabliment Varia	Descripció Nombre de ports per a la instància principal d'IP.
7:2	Reservat	RO	0 x 00

Taula 2-4: registre BOARD_LEDs
Aquest registre reflecteix l'estat dels LED de la placa

Bits 0	Nom del camp La prova ha fallat	Tipus RO	Valor al restabliment 0 x 00	Descripció La prova ha fallat.
1	Prova superada	RO	0 x 00	Prova superada.
2	S'ha completat la inicialització de l'enllaç HMCC	RO	0 x 00	Inicialització de l'enllaç de l'HMC completa i llesta per al trànsit.
3	Batec del cor	RO	0 x 00	Activa o desactiva quan s'executa el disseny.
7:4	Reservat	RO	0 x 00

Taula 2-5: registre TEST_INITIALIZATION_STATUS

Bits 0	Nom del camp Grup generador de rellotges I2C	Tipus RO	Valor al restabliment 0 x 00	Descripció Generadors de rellotges a bord configurats.
1	ATX PLL i recalibració del transceptor completat	RO	0 x 00	ATX PLL i transceptors recalibrats al rellotge d'entrada.
2	I2C HMC Configuració completa	RO	0 x 00	S'ha completat la configuració del dispositiu HMC mitjançant I2C.
3	S'ha completat la inicialització de l'enllaç de l'HMC	RO	0 x 00	Inicialització de l'enllaç de l'HMC completa i llesta per al trànsit.
7:4	Reservat	RO	0 x 00

Taula 2-6: Registre PORT_STATUS

Bits 0	Nom del camp El port 0 sol·licita bé	Tipus RO	Valor al restabliment 0 x 00	Descripció S'ha completat la generació de la sol·licitud del port 0.
1	Respostes del port 0 bé	RO	0 x 00	S'ha superat la comprovació de la resposta del port 0.
2	El port 1 sol·licita bé	RO	0 x 00	S'ha completat la generació de la sol·licitud del port 1.
3	Respostes del port 1 bé	RO	0 x 00	S'ha superat la comprovació de la resposta del port 1.

Bits 4	Nom del camp El port 2 sol·licita bé	Tipus RO	Valor al restabliment 0 x 00	Descripció S'ha completat la generació de la sol·licitud del port 2.
5	Respostes del port 2 bé	RO	0 x 00	S'ha superat la comprovació de la resposta del port 2.
6	El port 3 sol·licita bé	RO	0 x 00	S'ha completat la generació de la sol·licitud del port 3.
7	Respostes del port 4 bé	RO	0 x 00	S'ha superat la comprovació de la resposta del port 3.

Informació addicional

Disseny del controlador HMC Example Guia de l'usuari Historial de revisions
Taula A-1: ​​Historial de revisions de documents
Resumeix les noves característiques i els canvis en el disseny exampguia de l'usuari de l'HMC Controller IP core.

Data	Versió ACDS	Canvis
2016.05.02	16.0	Alliberament inicial.

Com contactar amb Intel
Taula A-2: Com contactar amb Intel
Per trobar la informació més actualitzada sobre els productes Intel, consulteu aquesta taula. També podeu contactar amb l'oficina de vendes o el representant de vendes d'Intel local.

Contacte	Mètode de contacte	Adreça
Suport tècnic	Weblloc	www.altera.com/support
Formació tècnica	Weblloc	www.altera.com/training
	Correu electrònic	FPGATraining@intel.com
Literatura de producte	Weblloc	www.altera.com/literature
Suport no tècnic: general	Correu electrònic	nacomp@altera.com

Contacte   Suport no tècnic: llicència de programari

Mètode de contacte   Correu electrònic

Adreça   authorization@altera.com

Informació relacionada

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Convencions tipogràfiques

Taula A-3: Convencions tipogràfiques
Llista les convencions tipogràfiques que utilitza aquest document

La icona de comentaris us permet enviar comentaris a Altera sobre el document. Els mètodes per recollir comentaris varien segons sigui adequat per a cada document

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i els logotips de Stratix són marques comercials d'Intel Corporation o de les seves filials als EUA i/o altres països. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
Altres noms i marques es poden reclamar com a propietat d'altres
101 Innovation Drive, San Jose, CA 95134

Última actualització per a Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Unitat d’innovació
San Jose, CA 95134
www.altera.com

Documents/Recursos

Disseny del controlador de cub de memòria híbrid ALTERA Arria 10 Example [pdfGuia de l'usuari Disseny del controlador de cub de memòria híbrid Arria 10 Example, Arria 10, disseny de controlador de cub de memòria híbrid Example, Controller Design Example, Disseny Example

Referències

• Manual d'usuari