内容 隐藏
1 ALTERA Arria 10 混合存储立方体控制器设计实例ample
2 产品使用说明
3 设计防爆amp文件目录结构
4 生成设计实例ample
5 了解测试平台
6 编译和测试 Design Examp硬件中的文件
7 混合存储立方体控制器设计
8 附加信息
9 排版约定
10 文件/资源
10.1 参考

ALTERA-标志

ALTERA Arria 10 混合存储立方体控制器设计实例ample

ALTERA-Arria-10-混合内存立方体控制器-设计-Examp乐产品

混合存储立方体控制器设计实例ample 用户指南提供了有关 HMC 控制器硬件设计 ex 的设计和使用的信息amp勒。 该指南针对 Quartus Prime Design Suite 16.0 进行了更新，最后更新时间为 2 年 2016 月 XNUMX 日。
设计实例amp快速入门指南提供了编译、仿真、生成和测试 HMC 控制器设计扩展的分步说明amp乐。 参考图 1-1 过view 的开发步骤。

设计防爆amp文件说明

HMC 控制器硬件设计实例amp该文件包含各种组件，例如板 Arria 10 器件、HMC 控制器 IP 核、时钟和复位 TX PLL、数据路径请求生成器和响应监视器、TX/TX FIFO MAC、RX MAC、测试 Avalon-MM 控制和 LED、控制器状态接口、Avalon-MM I 2C 主控、初始化状态机、TX 通道交换器、收发器 x16、RX 通道交换器、Arria 10 收发器重配置接口和 HMC 设备。 前任amp该设计需要特定设置才能在带有 HMC 子卡的 Arria 10 GX FPGA 开发套件上正常运行。

附加信息

附加信息部分提供了有关生成的设计 ex 的目录结构的详细信息amp文件、用户指南的修订历史记录、指南中使用的印刷约定以及如何联系英特尔寻求支持。

产品使用说明

请按照以下说明使用 HMC 控制器硬件设计扩展amp乐：

  1. 编译设计前amp使用模拟器
  2. 执行功能模拟
  3. 生成设计前ample
  4. 编译设计前amp使用 Quartus Prime 的文件
  5. 测试硬件设计

注意硬件配置和测试 files 为设计前ample 位于 /example_design/par，而模拟 files 位于 /example_design/模拟。

为了帮助您了解如何使用混合内存立方体控制器 IP 核，该核具有可模拟的测试平台和硬件设计示例amp支持编译和硬件测试的文件。 当您生成设计前ampLE，参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。 您可以将编译后的设计下载到英特尔® Arria® 10 GX FPGA 开发套件。ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (1)

相关信息
混合存储立方体控制器 IP 核用户指南

设计防爆amp文件目录结构ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (2)

硬件配置及测试 files（硬件设计前ample) 位于ample_design_install_dir>/example_design/标准杆。 模拟 files（仅用于模拟的测试平台）位于ample_design_install_dir>/example_design/模拟。

设计防爆amp组件

HMC 控制器硬件设计实例amp文件包含以下组件：

  • HMC 控制器 IP 内核，CDR 参考时钟设置为 125 MHz，并具有默认 RX 映射和 TX 映射设置。
    笔记: 设计前amp文件需要这些设置才能在带有 HMC 子卡的 Arria 10 GX FPGA 开发套件上正常运行。
  • 协调 IP 核编程以及数据包生成和检查的客户端逻辑。
  • JTAG 与 Altera 系统控制台通信的控制器。 您可以通过系统控制台与客户端逻辑进行通信。

ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (3)

列出密钥 file实现 ex 的 samp乐测试台。

/src/hmcc_examp文件 顶层硬件设计前ample file.
/sim/hmcc_tb.sv 顶层 file 用于模拟。
测试台脚本

笔记： 使用提供的品牌file 生成这些脚本。
/sim/run_vsim.do 运行测试平台的 ModelSim 脚本。
/sim/run_vcs.sh 用于运行测试平台的 Synopsys VCS 脚本。
/sim/run_ncsim.sh 运行测试平台的 Cadence NCSim 脚本。

生成设计实例ampleALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (8)

图 1-5: 防爆amp混合内存立方体控制器参数编辑器中的 le Design 选项卡ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (7)

按照以下步骤生成 Arria 10 硬件设计示例amp乐和测试台：

  1. 在 IP Catalog (Tools > IP Catalog) 中，选择 Arria 10 目标器件系列。
  2. 在 IP 目录中，找到并选择混合内存立方控制器。 将出现“新 IP 变体”窗口。
  3. 为您的自定义 IP 变体指定顶级名称。 参数编辑器将 IP 变化设置保存在一个 file 命名的.qsys。
  4. 您必须在 Device 字段中选择特定的 Arria 10 器件，或保留 Quartus Prime 软件选择的默认器件。
  5. 单击确定。 IP 参数编辑器出现。
  6. 在 IP 选项卡上，为您的 IP 内核变体指定参数。
  7. 在前ample Design 选项卡，为 design ex 选择以下设置amp乐：
    1. 对于选择设计，选择 HMCC 子板选项。
    2. 例如amp设计 Files，选择Simulation选项生成testbench，选择Synthesis选项生成硬件设计examp勒。
    3. 对于 Generated HDL Format，只有 Verilog 可用。
    4. 对于目标开发套件，请选择 Arria 10 GX FPGA 开发套件（生产芯片）。
      笔记：当您选择该套件时，硬件设计amp文件会用目标板上的设备覆盖您之前的设备选择。 当您生成设计ex时ample，Intel Quartus Prime 软件创建 Intel
      您选择的板的 Quartus Prime 项目、设置和引脚分配。 如果您不希望软件针对特定板，请选择“无”。
  8. 单击生成 Examp设计按钮

了解测试平台

Altera 提供了一个设计前amp文件与 HMC 控制器 IP 核。 设计前amp文件可用于 IP 内核的仿真和编译。 设计前amp仿真中的 le 用作 HMC 控制器 IP 内核测试平台。
如果您单击生成 Example Design 在 HMC Controller 参数编辑器中，Quartus Prime 软件生成一个演示测试平台。 参数编辑器会提示您输入测试台的所需位置。
要模拟测试台，您必须提供自己的 HMC 总线功能模型 (BFM)。 Altera 测试设计前amp使用 Micron Hybrid Memory Cube BFM 的 le testbench。 测试平台不包括 I2C 主模块，因为美光 HMC BFM 不支持也不需要通过 I2C 模块进行配置。
在仿真中，测试台控制 TX PLL 和数据路径接口以执行以下操作序列：

  1. 在响应开环模式下，使用 HMC 控制器 IP 内核数据速率和通道宽度配置 HMC BFM。
  2. 建立 BFM 和 IP 核之间的链接。
  3. 指示 IP 核的四个端口中的每一个将四个数据包写入 BFM。
  4. 指示 IP 核从 BFM 读回数据。
  5. 检查读取的数据与写入的数据是否匹配。
  6. 如果数据匹配，则显示 TEST_PASSED。

模拟设计实例amp测试平台
图 1-6：程序ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (8)

按照以下步骤模拟测试台：

  1. 在命令行中，更改为ample>/sim 目录。
  2. 键入 make 脚本。
  3. 根据您的模拟器键入以下命令之一：ALTERA-Arria-10-混合内存立方体控制器-设计-Examp图14
  4. 到 view 仿真结果：
    1. 当您在三个支持的模拟器中的任何一个中运行测试台时，脚本将执行测试台序列并将模拟器活动记录在amp文件目录>/example_设计/sim/ 。日志。 是“vsim”、“ncsim”或“vcs”。
    2. 当您在三个支持的模拟器中的任何一个中运行测试台时，脚本会生成一个波形 file. 你可以运行命令 make _gui 加载模拟器特定波形中的波形 view呃。
      到 view 波形 file 在您的模拟器中，键入以下命令之一：
      模拟器许可证

      Mentor Graphics ModelSim

      		 命令行

      制作vsim_gui

      		 波形 File

      <design examp文件目录>/前任ample_design/sim/导师/hmcc_wf.wlf
      Synopsys Discovery 视觉环境 制作vcs_gui <design examp文件目录>/前任ample_design/sim/hmcc_wf.vpd
      Cadence SimVision 波形 制作 ncsim_gui <design examp文件目录>/前任ample_design/sim/cadence/hmcc_wf.shm
  5. 分析结果。 成功的测试平台每个端口发送和接收十个数据包，并显示 Test_PASSED”

设置董事会

设置电路板以运行硬件设计前amp勒。
笔记：更改任何设置之前，请确保电源已关闭。

  1. 子卡拨码开关设置如下：
  2. 将 DIP 开关 SW1 设置为指示立方体 ID 0：
    转变 功能 环境
    1 幼崽[0] 打开
    2 幼崽[1] 打开
    3 幼崽[2] 打开
    4 — 不在乎

设置 DIP 开关 SW2 以指定时钟设置：

转变 功能 环境
1 CLK1_FSEL0 开放 (125 兆赫)
2 CLK1_FSEL1 开放 (125 兆赫)
3 时钟1_选择 打开（水晶）
4 — 不在乎
  • 使用子卡的 J10 和 J8 连接器将 HMC 子卡连接到 Arria 10 FPGA 开发套件。
  • 设置 Arria 10 GX FPGA 开发套件上的跳线：
  • 将分流器添加到 J8 跳线以选择 1.5 V 作为 FMC 连接器 B 的 VCCIO 设置。
  • 将分流器添加到 J11 跳线以选择 1.8 V 作为 FMC 连接器 A 的 VCCIO 设置。

ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (9)

编译和测试 Design Examp硬件中的文件

在硬件设计 ex 上编译和运行演示测试amp乐，请按照以下步骤操作

  1. 确保硬件设计前ample生成完成。
  2. 在 Quartus Prime 软件中，打开 Quartus Prime 项目ample_design_install_dir> /example_design/par/hmcc_example.qpf。
  3. 在 Compilation Dashboard 中，单击 Compile Design (Intel Quartus Prime Pro Edition) 或选择Processing > Start Compilation (Intel Quartus Prime Standard Edition)。
  4. 生成 .sof 后，请按照以下步骤对硬件设计 ex 进行编程ampArria 10 设备上的文件：
    1. 选择“工具”>“编程器”。
    2. 在编程器中，单击硬件设置。
    3. 选择一个编程设备。
    4. 选择并添加 Quartus Prime 会话可以连接的 Arria 10 GX FPGA 开发套件。
    5. 确保模式设置为 JTAG.
    6. 单击自动检测并选择任何设备。
    7. 双击 Arria 10 器件。
    8. 打开.sofample_design_install_dir>/example_design/par/output_ files,
      笔记：Quartus Prime 软件将器件更改为 .sof 中的器件。
    9. 在包含 .sof 的行中，选中“程序/配置”列中的框。
    10. 单击“开始”。
    11. 软件根据硬件设计配置设备后ample，观察电路板 LED：
      1. 闪烁的红色 LED 表示设计正在运行。
      2. 红色闪烁 LED 附近的两个绿色 LED 表示 HMC 链路已初始化且测试已通过。
      3. 红色闪烁 LED 附近的一个红色 LED 表示测试失败。
    12. 选修的。 使用系统控制台测试台观察其他测试输出。
      笔记： 使用系统控制台监控设计扩展中的状态信号ample 当开发板通过 J 连接到您的计算机时TAG 界面。 系统控制台显示用于远程监控的电路板 LED 状态、每个步骤的初始化状态以及每个端口的请求生成器和响应检查器的状态。 系统控制台还提供了一个界面来启动或重新启动测试。
      1. 选择“工具 > 系统调试工具 > 系统控制台”。
      2. 在系统控制台中，选择 File > 执行脚本。
      3. 打开 file <例如ample_design_install_dir>/example_design/par/sysconsole_testbench.tcl。
      4. 该软件加载图形测试输出。 选择重新启动以再次运行测试。

编译和测试 Design Examp硬件中的文件ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (10)

混合存储立方体控制器设计

设计防爆amp文件说明

设计前amp文件演示了混合存储立方体控制器 IP 内核的功能。 您可以从 Ex 生成设计ampIP 参数编辑器中混合存储立方体控制器图形用户界面 (GUI) 的设计选项卡。

特征

  • HMC 子卡的 I2C 主设备和 I2C 初始化状态机以及 HMC 配置
  • ATX PLL 和收发器重新校准状态机
  • 请求生成器
  • 请求监控
  • 系统控制台界面

硬件和软件要求
Altera 使用以下硬件和软件来测试 design examp乐：

  • 英特尔 Quartus Prime 软件
  • 系统控制台
  • ModelSim-AE、Modelsim-SE、NCsim（仅限 Verilog HDL）或 VCS 模拟器
  • Arria 10 GX FPGA 开发套件
  • HMC子卡

功能描述

Altera 提供了一个编译就绪的设计前amp文件与 HMC 控制器 IP 核。 这个设计前ample 的目标是 Arria 10 GX FPGA 开发套件，带有通过 FMC 连接器连接的 HMC 子卡。
您可以将设计用作前任amp用于将您的 IP 内核正确连接到您的设计，或者作为您可以根据自己的设计要求进行定制的入门设计。 设计前amp该文件包括一个 I2C 主模块、一个 PLL/CDR 重新校准模块、一个外部收发器 PLL IP 核以及用于生成和检查事务的逻辑。 设计前ample 假设一个 Micron HMC 15G-SR HMC 设备，这是一个 fourl墨水设备，在子卡上。 设计前amp该文件包含一个 IP 核实例并连接到 HMC 器件上的单个链路。 图 2-1：HMC 控制器设计实例amp框图ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (11)

使用 design ex 配置 Arria 10 FPGA 后amp在文件中，I2C 控制器配置板载时钟发生器和 HMC 设备。 校准完成后，设计 example 校准 ATX PLL。 在操作期间，请求生成器生成 HMC 控制器 IP 内核随后处理的读取和写入命令。 请求监视器捕获来自 IP 内核的响应并检查它们的正确性。

接口信号
表 2-1：HMC 控制器 IP 内核设计示例amp信号

信号名称

时钟_50

 方向

输入

 宽度（位）

1

 描述

50 MHz 输入时钟。
hssi_refclk 输入 1 HMC 和 HMCC IP 内核的 CDR 参考时钟。
信号名称

hmc_lxrx

 方向

输入

 宽度（位）

通道数 (16

或 8)

 描述

FPGA 收发器接收引脚。
hmc_lxtx 输出 通道数 (16

或 8)

 FPGA 收发器发送引脚。
hmc_ctrl_lxrxps 输入 1 FPGA 收发器节能控制。
hmc_ctrl_lxtxps 输出 1 HMC 收发器节能控制。
hmc_ctrl_ferr_n 输入 1 HMC FERR_N 输出。
hmc_ctrl_p_rst_n 输出 1 HMC P_RST_N 输入。
hmc_ctrl_scl 双向 1 HMC I2C 配置时钟。
hmc_ctrl_sda 双向 1 HMC I2C 配置数据。
fmc0_scl 输出 1 没用过。 驱动为低电平以保护 FPGA I/O 引脚免受子卡上 3.3 V 上拉电阻的影响。
fmc0_sda 输出 1 没用过。 驱动为低电平以保护 FPGA I/O 引脚免受子卡上 3.3 V 上拉电阻的影响。
按钮 输入 1 用于复位的按钮输入。
心跳_n 输出 1 心跳 LED 输出。
link_init_complete_n 输出 1 链路初始化完成 LED 输出。
测试通过_n 输出 1 测试通过 LED 输出。
测试失败_n 输出 1 测试失败 LED 输出。

设计防爆amp寄存器映射
表 2-2：HMC 控制器 IP 内核设计示例amp寄存器映射

写入这些寄存器会重置设计。

位

1:0

 字段名称

端口数

 类型

RO

 重置值

各不相同

 描述

IP核实例的端口数。
7:2 预订的 RO 0x00  

表 2-4：BOARD_LEDs 寄存器
该寄存器反映了板上 LED 的状态

位

0

 字段名称

测试失败

 类型

RO

 重置值

0x00

 描述

测试失败。
1 考试通过了 RO 0x00 考试通过了。
2 HMCC 链路初始化完成 RO 0x00 HMC 链路初始化完成并准备好进行通信。
3 心跳 RO 0x00 设计运行时切换。
7:4 预订的 RO 0x00  

表 2-5：TEST_INITIALIZATION_STATUS 寄存器

位

0

 字段名称

I2C 时钟发生器组

 类型

RO

 重置值

0x00

 描述

板载时钟发生器已配置。
1 ATX PLL 和收发器重新校准完成 RO 0x00 ATX PLL 和收发器根据输入时钟重新校准。
2 I2C 硬件接口

配置完成

 RO 0x00 通过 I2C 完成 HMC 设备配置。
3 HMC 链路初始化完成 RO 0x00 HMC 链路初始化完成并准备好进行通信。
7:4 预订的 RO 0x00  

表 2-6：PORT_STATUS 寄存器

位

0

 字段名称

端口 0 请求正常

 类型

RO

 重置值

0x00

 描述

端口 0 请求生成完成。
1 端口 0 响应正常 RO 0x00 端口 0 响应检查已通过。
2 端口 1 请求正常 RO 0x00 端口 1 请求生成完成。
3 端口 1 响应正常 RO 0x00 端口 1 响应检查已通过。
位

4

 字段名称

端口 2 请求正常

 类型

RO

 重置值

0x00

 描述

端口 2 请求生成完成。
5 端口 2 响应正常 RO 0x00 端口 2 响应检查已通过。
6 端口 3 请求正常 RO 0x00 端口 3 请求生成完成。
7 端口 4 响应正常 RO 0x00 端口 3 响应检查已通过。

附加信息

HMC 控制器设计实例amp用户指南修订历史
表 A-1：文档修订历史
总结design ex的新特性和变化ampHMC 控制器 IP 核的用户指南。

日期 ACDS版本 更改
     
2016.05.02 16.0 初始版本。

如何联系英特尔
表 A-2：如何联系英特尔
要查找有关英特尔产品的最新信息，请参阅此表。 您也可以联系当地的英特尔销售办事处或销售代表。

接触 联系方式 地址
技术支援 Web地点 www.altera.com/support
 

技术培训

 Web地点 www.altera.com/training
电子邮件 FPGATraining@intel.com
产品资料 Web地点 www.altera.com/literature
非技术支持：一般 电子邮件 nacomp@altera.com
接触

 

非技术支持：软件许可

 联系方式

 

电子邮件

 地址

 

授权@altera.com

相关信息

排版约定

表 A-3：排版约定
列出本文档使用的印刷约定ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (12) ALTERA-Arria-10-混合内存立方体控制器-设计-Example-FIG- (13)

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其他名称和品牌可能被声称为他人的财产
101 Innovation Drive, 圣何塞, CA 95134

Quartus Prime 设计套件的最新更新：16.0
UG-20027
2016.05.02
101创新驱动
加利福尼亚州圣何塞 95134
www.altera.com

文件/资源

ALTERA Arria 10 混合存储立方体控制器设计实例ample [pdf] 用户指南
Arria 10 混合存储立方体控制器设计实例ample，Arria 10，混合存储立方体控制器设计示例ample, 控制器设计实例ample, 设计前ample

参考

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