ALTERA Arria 10 Thiết kế bộ điều khiển khối bộ nhớ lai Example
Thiết kế bộ điều khiển khối bộ nhớ lai Example Hướng dẫn sử dụng cung cấp thông tin về thiết kế và cách sử dụng thiết kế phần cứng Bộ điều khiển HMC cũample. Hướng dẫn được cập nhật cho Quartus Prime Design Suite 16.0 và được cập nhật lần cuối vào ngày 2 tháng 2016 năm XNUMX.
thiết kế cũample Quick Start Guide cung cấp hướng dẫn từng bước để biên dịch, mô phỏng, tạo và kiểm tra thiết kế Bộ điều khiển HMC cũample. Tham khảo Hình 1-1 để biết thêmview của các bước phát triển.
Thiết kế Example Mô tả
Thiết kế phần cứng Bộ điều khiển HMC cũampTập tin bao gồm nhiều thành phần khác nhau như Thiết bị bo mạch Arria 10, Lõi IP của bộ điều khiển HMC, Đồng hồ & Đặt lại PLL TX, Trình tạo yêu cầu đường dẫn dữ liệu và Trình giám sát phản hồi, TX/TX FIFO MAC, RX MAC, Kiểm tra điều khiển Avalon-MM và đèn LED, Giao diện trạng thái bộ điều khiển , Avalon-MM I 2C Master, Máy trạng thái khởi tạo, Bộ hoán đổi làn TX, Bộ thu phát x16, Bộ hoán đổi làn RX, Giao diện cấu hình lại bộ thu phát Arria 10 và Thiết bị HMC. Người cũampThiết kế tập tin yêu cầu các cài đặt cụ thể để hoạt động bình thường trên Bộ công cụ phát triển FPGA Arria 10 GX với thẻ phụ HMC.
Thông tin bổ sung
Phần Thông tin bổ sung cung cấp chi tiết về cấu trúc thư mục cho thiết kế cũ được tạoamptập tin, lịch sử sửa đổi của hướng dẫn sử dụng, quy ước đánh máy được sử dụng trong hướng dẫn và cách liên hệ với Intel để được hỗ trợ.
Hướng dẫn sử dụng sản phẩm
Thực hiện theo các hướng dẫn bên dưới để sử dụng thiết kế phần cứng Bộ điều khiển HMC cũamplê:
- Biên dịch thiết kế cũamptập tin sử dụng trình mô phỏng
- Thực hiện mô phỏng chức năng
- Tạo thiết kế cũample
- Biên dịch thiết kế cũamptập tin sử dụng Quartus Prime
- Kiểm tra thiết kế phần cứng
Lưu ý rằng cấu hình và kiểm tra phần cứng files cho thiết kế cũample nằm trong /example_design/par, trong khi mô phỏng files nằm trong /example_design/sim.
Để giúp bạn hiểu cách sử dụng lõi IP Bộ điều khiển khối bộ nhớ lai, lõi này có bảng kiểm tra mô phỏng và thiết kế phần cứng cũ.amptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Khi bạn tạo thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng. Bạn có thể tải thiết kế đã biên dịch xuống Bộ công cụ phát triển FPGA Intel® Arria® 10 GX.
Thông tin liên quan
Hướng dẫn sử dụng lõi IP của bộ điều khiển khối bộ nhớ lai
Thiết kế Example Cấu trúc thư mục
Cấu hình và kiểm tra phần cứng files (thiết kế phần cứng cũample) nằm ởample_ design_install_dir>/example_design/mệnh. mô phỏng files (testbench chỉ dành cho mô phỏng) được đặt tạiample_design_install_dir>/example_design/sim.
Thiết kế Example Thành phần
Thiết kế phần cứng Bộ điều khiển HMC cũample bao gồm các thành phần sau:
- Lõi IP của Bộ điều khiển HMC với đồng hồ tham chiếu CDR được đặt thành 125 MHz và với cài đặt ánh xạ RX và ánh xạ TX mặc định.
Ghi chú: Thiết kế cũample yêu cầu các cài đặt này hoạt động bình thường trên Bộ công cụ phát triển FPGA Arria 10 GX với thẻ con HMC. - Logic máy khách điều phối việc lập trình lõi IP, tạo và kiểm tra gói.
- JTAG bộ điều khiển giao tiếp với Bảng điều khiển hệ thống Altera. Bạn giao tiếp với logic máy khách thông qua Bảng điều khiển hệ thống.
Liệt kê khóa files thực hiện exampbàn thử nghiệm.
| /src/hmcc_example.sv | Thiết kế phần cứng cấp cao nhất cũample file. |
| /sim/hmcc_tb.sv | Cấp cao nhất file để mô phỏng. |
| Tập lệnh testbench
Ghi chú: Sử dụng Make được cung cấpfile để tạo các tập lệnh này. |
|
| /sim/run_vsim.do | Tập lệnh ModelSim để chạy testbench. |
| /sim/run_vcs.sh | Kịch bản Synopsys VCS để chạy testbench. |
| /sim/run_ncsim.sh | Tập lệnh Cadence NCSim để chạy testbench. |
Tạo thiết kế Example
Hình 1-5: Ví dụample Design Tab trong Trình chỉnh sửa thông số bộ điều khiển khối bộ nhớ lai
Thực hiện theo các bước sau để tạo thiết kế phần cứng Arria 10 cũample và testbench:
- Trong Danh mục IP (Công cụ > Danh mục IP), chọn dòng thiết bị mục tiêu Arria 10.
- Trong Danh mục IP, định vị và chọn Bộ điều khiển khối bộ nhớ lai. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu cài đặt biến thể IP trong file đặt tên .qsys.
- Bạn phải chọn một thiết bị Arria 10 cụ thể trong trường Thiết bị hoặc giữ thiết bị mặc định mà phần mềm Quartus Prime chọn.
- Nhấp vào OK. Trình chỉnh sửa tham số IP xuất hiện.
- Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
- Trên Example Thiết kế, chọn các cài đặt sau cho thiết kế cũamplê:
- Đối với Chọn thiết kế, hãy chọn tùy chọn Bảng con gái HMCC.
- Ví dụample thiết kế Files, chọn tùy chọn Mô phỏng để tạo testbench và chọn tùy chọn Tổng hợp để tạo thiết kế phần cứng cũamplà.
- Đối với Định dạng HDL đã tạo, chỉ có Verilog.
- Đối với Bộ công cụ phát triển mục tiêu, hãy chọn Bộ công cụ phát triển Arria 10 GX FPGA (Sản xuất Silicon).
Ghi chú: Khi bạn chọn bộ này, thiết kế phần cứng cũample sẽ ghi đè lựa chọn thiết bị trước đó của bạn bằng thiết bị trên bảng đích. Khi bạn tạo thiết kế cũample, phần mềm Intel Quartus Prime tạo Intel
Dự án Quartus Prime, cài đặt và gán ghim cho bảng bạn đã chọn. Nếu bạn không muốn phần mềm nhắm mục tiêu một bảng cụ thể, hãy chọn Không có.
- Nhấp vào Tạo Exampnút Thiết kế
Hiểu về Testbench
Altera cung cấp một thiết kế cũample với lõi IP của Bộ điều khiển HMC. thiết kế cũampTập tin có sẵn để mô phỏng lõi IP của bạn và để biên dịch. thiết kế cũample trong các chức năng mô phỏng như testbench lõi IP của Bộ điều khiển HMC.
Nếu bạn nhấp vào Tạo Example Design trong trình chỉnh sửa tham số Bộ điều khiển HMC, phần mềm Quartus Prime tạo ra một bảng thử nghiệm trình diễn. Trình chỉnh sửa tham số sẽ nhắc bạn về vị trí mong muốn của testbench.
Để mô phỏng testbench, bạn phải cung cấp mô hình chức năng xe buýt HMC (BFM) của riêng mình. Altera kiểm tra thiết kế cũample testbench với Micron Hybrid Memory Cube BFM. Testbench không bao gồm mô-đun chính I2C, vì Micron HMC BFM không hỗ trợ và không yêu cầu cấu hình bởi mô-đun I2C.
Trong mô phỏng, testbench điều khiển TX PLL và giao diện đường dẫn dữ liệu để thực hiện chuỗi hành động sau:
- Định cấu hình HMC BFM với tốc độ dữ liệu lõi IP của Bộ điều khiển HMC và độ rộng kênh, trong Chế độ vòng lặp mở phản hồi.
- Thiết lập liên kết giữa BFM và lõi IP.
- Chỉ đạo từng cổng trong bốn cổng của lõi IP để ghi bốn gói dữ liệu vào BFM.
- Chỉ đạo lõi IP đọc lại dữ liệu từ BFM.
- Kiểm tra xem dữ liệu đọc có khớp với dữ liệu ghi không.
- Nếu dữ liệu khớp, sẽ hiển thị TEST_PASSED.
Mô phỏng thiết kế Examptập tin Testbench
Hình 1-6: Quy trình
Làm theo các bước sau để mô phỏng testbench:
- Tại dòng lệnh, thay đổi thànhampthư mục le>/sim.
- Nhập tạo tập lệnh.
- Nhập một trong các lệnh sau, tùy thuộc vào trình mô phỏng của bạn:
- ĐẾN view kết quả mô phỏng:
- Khi bạn chạy testbench trong bất kỳ trình giả lập nào trong số ba trình giả lập được hỗ trợ, tập lệnh sẽ thực thi trình tự testbench và ghi nhật ký hoạt động của trình giả lập vàoampthư mục le>/exampthiết kế le_/sim/ .log. là “vsim”, “ncsim” hoặc “vcs”.
- Khi bạn chạy testbench trong bất kỳ trình mô phỏng nào trong số ba trình mô phỏng được hỗ trợ, tập lệnh sẽ tạo dạng sóng file. Bạn có thể chạy lệnh make _gui để tải dạng sóng ở dạng sóng dành riêng cho trình giả lập viewờ.
ĐẾN view dạng sóng file trong trình mô phỏng của bạn, nhập một trong các lệnh sau:Giấy phép Trình mô phỏng Mô hình đồ họa Mentor
Dòng lệnh làm vsim_gui
Dạng sóng File <thiết kế cũampthư mục thư>/bán tạiample_design/sim/ cố vấn/hmcc_wf.wlf
Synopsys Discovery Visual Môi trường tạo vcs_gui <thiết kế cũampthư mục thư>/bán tạiample_design/sim/ hmcc_wf.vpd Nhịp SimVision dạng sóng tạo ncsim_gui <thiết kế cũampthư mục thư>/bán tạiample_design/sim/ nhịp/hmcc_wf.shm
- Phân tích kết quả. Testbench thành công gửi và nhận mười gói trên mỗi cổng và hiển thị Test_PASSED”
Thiết lập bảng
Thiết lập bo mạch để chạy phần cứng thiết kế cũamplà.
Ghi chú: Đảm bảo rằng nguồn đã được tắt trước khi bạn thay đổi bất kỳ cài đặt nào.
- Đặt các công tắc DIP trên thẻ con như sau:
- Đặt công tắc DIP SW1 để biểu thị khối ID 0:
Công tắc Chức năng Cài đặt 1 CUB[0] Mở 2 CUB[1] Mở 3 CUB[2] Mở 4 — Không quan tâm
Đặt công tắc DIP SW2 để chỉ định cài đặt đồng hồ:
| Công tắc | Chức năng | Cài đặt |
| 1 | CLK1_FSEL0 | Mở (125 MHz) |
| 2 | CLK1_FSEL1 | Mở (125 MHz) |
| 3 | CLK1_SEL | Mở (Pha lê) |
| 4 | — | Không quan tâm |
- Kết nối thẻ phụ HMC với Bộ công cụ phát triển FPGA Arria 10 bằng đầu nối J8 và J10 của thẻ phụ.
- Đặt các nút nhảy trên Bộ công cụ phát triển FPGA Arria 10 GX:
- Thêm shunt vào jumper J8 để chọn 1.5 V làm cài đặt VCCIO cho đầu nối FMC B.
- Thêm shunt vào jumper J11 để chọn 1.8 V làm cài đặt VCCIO cho đầu nối FMC A.
Biên dịch và kiểm tra thiết kế Examptập tin trong Phần cứng
Để biên dịch và chạy thử nghiệm trình diễn trên thiết kế phần cứng cũamphãy làm theo các bước sau
- Đảm bảo thiết kế phần cứng cũampthế hệ le đã hoàn tất.
- Trong phần mềm Quartus Prime, mở dự án Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
- Trong Bảng điều khiển biên dịch, nhấp vào Thiết kế biên dịch (Phiên bản Intel Quartus Prime Pro) hoặc chọn Xử lý > Bắt đầu biên dịch (Phiên bản tiêu chuẩn Intel Quartus Prime).
- Sau khi bạn tạo một .sof, hãy làm theo các bước sau để lập trình thiết kế phần cứng cũamptập tin trên thiết bị Arria 10:
- Chọn Công cụ > Lập trình viên.
- Trong Lập trình viên, bấm Thiết lập Phần cứng.
- Chọn thiết bị lập trình.
- Chọn và thêm Bộ phát triển FPGA Arria 10 GX mà phiên Quartus Prime của bạn có thể kết nối.
- Đảm bảo rằng Chế độ được đặt thành JTAG.
- Nhấp vào Tự động phát hiện và chọn bất kỳ thiết bị nào.
- Nhấp đúp vào thiết bị Arria 10.
- Mở .sof trongample_design_install_dir>/example_design/par/đầu ra_ files,
Ghi chú: Phần mềm Quartus Prime đổi máy thành máy trong .sof. - Trong hàng có .sof của bạn, hãy chọn hộp trong cột Chương trình/Định cấu hình.
- Nhấp vào Bắt đầu.
- Sau khi phần mềm định cấu hình thiết bị với thiết kế phần cứng cũample, quan sat bo mạch led:
- Đèn LED màu đỏ nhấp nháy báo hiệu thiết kế đang chạy.
- Hai đèn LED màu xanh lục gần đèn LED nhấp nháy màu đỏ biểu thị rằng liên kết HMC đã được khởi tạo và quá trình kiểm tra đã được thông qua.
- Một đèn LED màu đỏ gần đèn LED nhấp nháy màu đỏ biểu thị rằng thử nghiệm không thành công.
- Không bắt buộc. Sử dụng testbench của Bảng điều khiển hệ thống để quan sát đầu ra thử nghiệm bổ sung.
Ghi chú: Sử dụng Bảng điều khiển hệ thống để giám sát các tín hiệu trạng thái trong thiết kế cũample khi bo mạch được kết nối với máy tính của bạn qua JTAG giao diện. Bảng điều khiển hệ thống hiển thị trạng thái đèn LED của bo mạch để giám sát từ xa, trạng thái khởi tạo cho từng bước và trạng thái của bộ tạo yêu cầu và bộ kiểm tra phản hồi của mỗi cổng. Bảng điều khiển hệ thống cũng cung cấp giao diện để bắt đầu hoặc bắt đầu lại quá trình kiểm tra.- Chọn Công cụ > Công cụ gỡ lỗi hệ thống > Bảng điều khiển hệ thống.
- Trong Bảng điều khiển hệ thống, chọn File > Thực thi tập lệnh.
- Mở file <cũample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
- Phần mềm tải đầu ra thử nghiệm đồ họa. Chọn Khởi động lại để chạy lại bài kiểm tra.
Biên dịch và kiểm tra thiết kế Examptập tin trong Phần cứng
Thiết kế bộ điều khiển khối bộ nhớ lai
Thiết kế Example Mô tả
thiết kế cũamptập tin thể hiện chức năng của lõi IP Bộ điều khiển khối bộ nhớ lai. Bạn có thể tạo thiết kế từ Example Thiết kế tab của giao diện người dùng đồ họa (GUI) của Bộ điều khiển khối bộ nhớ lai trong trình chỉnh sửa tham số IP.
Đặc trưng
- Máy trạng thái khởi tạo I2C master và I2C cho card con HMC và cấu hình HMC
- ATX PLL và máy hiệu chuẩn lại bộ thu phát
- Trình tạo yêu cầu
- Yêu cầu giám sát
- Giao diện bảng điều khiển hệ thống
Yêu cầu về phần cứng và phần mềm
Altera sử dụng phần cứng và phần mềm sau để kiểm tra thiết kế cũamplê:
- Phần mềm Intel Quartus Prime
- Bảng điều khiển hệ thống
- ModelSim-AE, Modelsim-SE, NCsim (chỉ dành cho Verilog HDL) hoặc trình giả lập VCS
- Bộ công cụ phát triển FPGA Arria 10 GX
- Thẻ con gái HMC
Mô tả chức năng
Altera cung cấp một thiết kế sẵn sàng biên dịchample với lõi IP của Bộ điều khiển HMC. Thiết kế này cũample nhắm mục tiêu Bộ công cụ phát triển FPGA Arria 10 GX với thẻ phụ HMC được kết nối thông qua các đầu nối FMC.
Bạn có thể sử dụng thiết kế như một examptập tin để kết nối chính xác lõi IP với thiết kế của bạn hoặc là một thiết kế ban đầu, bạn có thể tùy chỉnh theo yêu cầu thiết kế của riêng mình. thiết kế cũampTập tin bao gồm mô-đun chính I2C, mô-đun hiệu chỉnh lại PLL/CDR, một lõi IP PLL thu phát bên ngoài và logic để tạo và kiểm tra giao dịch. thiết kế cũample giả sử một thiết bị Micron HMC 15G-SR HMC, đây là một thiết bịurlthiết bị mực, trên thẻ con gái. thiết kế cũampTập tin bao gồm một phiên bản của lõi IP và kết nối với một liên kết duy nhất trên thiết bị HMC. Hình 2-1: Thiết kế bộ điều khiển HMC Exampsơ đồ khối le
Sau khi bạn định cấu hình Arria 10 FPGA với thiết kế cũample, bộ điều khiển I2C cấu hình bộ tạo xung nhịp trên bo mạch và thiết bị HMC. Khi hiệu chuẩn hoàn tất, thiết kế cũamptập tin hiệu chỉnh ATX PLL. Trong quá trình hoạt động, bộ tạo yêu cầu tạo các lệnh đọc và ghi mà lõi IP của Bộ điều khiển HMC sau đó xử lý. Trình theo dõi yêu cầu nắm bắt các phản hồi từ lõi IP và kiểm tra tính chính xác của chúng.
Tín hiệu giao diện
Bảng 2-1: Thiết kế lõi IP của bộ điều khiển HMCample Tín hiệu
| Tên tín hiệu
clk_50 |
Phương hướng
Đầu vào |
Chiều rộng (Bit)
1 |
Sự miêu tả
Đồng hồ đầu vào 50 MHz. |
| hssi_refclk | Đầu vào | 1 | Đồng hồ tham chiếu CDR cho lõi IP HMC và HMCC. |
| Tên tín hiệu
hmc_lxrx |
Phương hướng
Đầu vào |
Chiều rộng (Bit)
Đếm kênh (16 hoặc 8) |
Sự miêu tả
Các chân nhận thu phát của FPGA. |
| hmc_lxtx | Đầu ra | Đếm kênh (16
hoặc 8) |
Các chân truyền thu phát của FPGA. |
| hmc_ctrl_lxrxps | Đầu vào | 1 | Điều khiển tiết kiệm năng lượng thu phát FPGA. |
| hmc_ctrl_lxtxps | Đầu ra | 1 | Điều khiển tiết kiệm năng lượng thu phát HMC. |
| hmc_ctrl_ferr_n | Đầu vào | 1 | Đầu ra HMC FERR_N. |
| hmc_ctrl_p_rst_n | Đầu ra | 1 | Đầu vào HMC P_RST_N. |
| hmc_ctrl_scl | Hai chiều | 1 | Đồng hồ cấu hình HMC I2C. |
| hmc_ctrl_sda | Hai chiều | 1 | Dữ liệu cấu hình HMC I2C. |
| fmc0_scl | Đầu ra | 1 | chưa sử dụng. Được điều khiển ở mức thấp để bảo vệ các chân I/O của FPGA khỏi điện áp kéo lên 3.3 V trên thẻ con. |
| fmc0_sda | Đầu ra | 1 | chưa sử dụng. Được điều khiển ở mức thấp để bảo vệ các chân I/O của FPGA khỏi điện áp kéo lên 3.3 V trên thẻ con. |
| nút nhấn | Đầu vào | 1 | Đầu vào nút nhấn được sử dụng để thiết lập lại. |
| tim_beat_n | Đầu ra | 1 | Đầu ra đèn LED nhịp tim. |
| link_init_complete_n | Đầu ra | 1 | Đầu ra LED hoàn thành khởi tạo liên kết. |
| test_passed_n | Đầu ra | 1 | Kiểm tra thông qua đầu ra LED. |
| test_failed_n | Đầu ra | 1 | Kiểm tra đầu ra LED không thành công. |
Thiết kế Example Đăng ký bản đồ
Bảng 2-2: Thiết kế lõi IP của bộ điều khiển HMCample Đăng ký bản đồ
Việc ghi vào các thanh ghi này sẽ đặt lại thiết kế.
| Bit
1:0 |
Tên trường
Đếm cổng |
Kiểu
RO |
Giá trị khi Đặt lại
Thay đổi |
Sự miêu tả
Số cổng cho phiên bản lõi IP. |
| 7:2 | Kín đáo | RO | 0x00 |
Bảng 2-4: Thanh ghi BOARD_LED
Thanh ghi này phản ánh trạng thái của đèn LED của bảng
| Bit
0 |
Tên trường
Thử nghiệm thất bại |
Kiểu
RO |
Giá trị khi Đặt lại
0x00 |
Sự miêu tả
Thử nghiệm thất bại. |
| 1 | Đã vượt qua bài kiểm tra | RO | 0x00 | Kiểm tra thông qua. |
| 2 | Hoàn thành khởi tạo liên kết HMCC | RO | 0x00 | Quá trình khởi tạo liên kết HMC hoàn tất và sẵn sàng cho lưu lượng truy cập. |
| 3 | Nhịp tim | RO | 0x00 | Chuyển đổi khi thiết kế đang chạy. |
| 7:4 | Kín đáo | RO | 0x00 |
Bảng 2-5: TEST_INITIALIZATION_STATUS Đăng ký
| Bit
0 |
Tên trường
Bộ tạo xung nhịp I2C |
Kiểu
RO |
Giá trị khi Đặt lại
0x00 |
Sự miêu tả
Cấu hình bộ tạo xung nhịp trên bo mạch. |
| 1 | ATX PLL và hoàn tất hiệu chuẩn lại bộ thu phát | RO | 0x00 | ATX PLL và bộ thu phát được hiệu chỉnh lại theo đồng hồ đầu vào. |
| 2 | I2C HMC
Cấu hình hoàn tất |
RO | 0x00 | Hoàn thành cấu hình thiết bị HMC trên I2C. |
| 3 | Hoàn thành khởi tạo liên kết HMC | RO | 0x00 | Quá trình khởi tạo liên kết HMC hoàn tất và sẵn sàng cho lưu lượng truy cập. |
| 7:4 | Kín đáo | RO | 0x00 |
Bảng 2-6: Thanh ghi PORT_STATUS
| Bit
0 |
Tên trường
Cổng 0 Yêu cầu OK |
Kiểu
RO |
Giá trị khi Đặt lại
0x00 |
Sự miêu tả
Quá trình tạo yêu cầu cổng 0 hoàn tất. |
| 1 | Cổng 0 Phản hồi OK | RO | 0x00 | Đã qua kiểm tra phản hồi cổng 0. |
| 2 | Cổng 1 Yêu cầu OK | RO | 0x00 | Quá trình tạo yêu cầu cổng 1 hoàn tất. |
| 3 | Cổng 1 Phản hồi OK | RO | 0x00 | Đã qua kiểm tra phản hồi cổng 1. |
| Bit
4 |
Tên trường
Cổng 2 Yêu cầu OK |
Kiểu
RO |
Giá trị khi Đặt lại
0x00 |
Sự miêu tả
Quá trình tạo yêu cầu cổng 2 hoàn tất. |
| 5 | Cổng 2 Phản hồi OK | RO | 0x00 | Đã qua kiểm tra phản hồi cổng 2. |
| 6 | Cổng 3 Yêu cầu OK | RO | 0x00 | Quá trình tạo yêu cầu cổng 3 hoàn tất. |
| 7 | Cổng 4 Phản hồi OK | RO | 0x00 | Đã qua kiểm tra phản hồi cổng 3. |
Thông tin bổ sung
Thiết kế bộ điều khiển HMC Example Hướng dẫn sử dụng Lịch sử sửa đổi
Bảng A-1: Lịch sử Sửa đổi Tài liệu
Tóm tắt các tính năng mới và thay đổi trong thiết kế cũample hướng dẫn sử dụng cho lõi IP của Bộ điều khiển HMC.
| Ngày | Phiên bản ACDS | Thay đổi |
| 2016.05.02 | 16.0 | Phiên bản phát hành đầu tiên. |
Cách liên hệ với Intel
Bảng A-2: Cách liên hệ với Intel
Để tìm thông tin cập nhật nhất về các sản phẩm của Intel, hãy tham khảo bảng này. Bạn cũng có thể liên hệ với văn phòng bán hàng hoặc đại diện bán hàng của Intel tại địa phương.
| Liên hệ | Phương pháp liên lạc | Địa chỉ |
| Hỗ trợ kỹ thuật | Webđịa điểm | www.altera.com/support |
|
Đào tạo kỹ thuật |
Webđịa điểm | www.altera.com/training |
| FPGAtraining@intel.com | ||
| Tài liệu sản phẩm | Webđịa điểm | www.altera.com/văn học |
| Hỗ trợ phi kỹ thuật: chung | nacomp@altera.com |
| Liên hệ
Hỗ trợ phi kỹ thuật: cấp phép phần mềm |
Phương pháp liên lạc
|
Địa chỉ
|
Thông tin liên quan
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/văn học
- nacomp@altera.com
- ủy quyền@altera.com
Quy ước về kiểu chữ
Bảng A-3: Quy ước về Typography
Liệt kê các quy ước đánh máy mà tài liệu này sử dụng
Biểu tượng Phản hồi cho phép bạn gửi phản hồi cho Altera về tài liệu. Các phương pháp thu thập phản hồi khác nhau tùy theo từng tài liệu
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel, các từ và logo Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus và Stratix là các thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn tại Hoa Kỳ và/hoặc các quốc gia khác. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
Các tên và nhãn hiệu khác có thể được coi là tài sản của người khác
101 Innovative Drive, San Jose, CA 95134
Cập nhật lần cuối cho Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
Ổ đĩa đổi mới 101
San Jose, CA 95134
www.altera.com
Tài liệu / Tài nguyên
 |
ALTERA Arria 10 Thiết kế bộ điều khiển khối bộ nhớ lai Example [tập tin pdf] Hướng dẫn sử dụng Thiết kế bộ điều khiển khối bộ nhớ lai Arria 10 Example, Arria 10, Thiết kế bộ điều khiển khối bộ nhớ lai Examptập, Thiết kế bộ điều khiển ExampLê, Design Example |