ALTERA Arria 10 Hybrid Memory Cube Designer Example

Ο σχεδιασμός του ελεγκτή υβριδικού κύβου μνήμης ExampΟ Οδηγός χρήσης παρέχει πληροφορίες σχετικά με το σχεδιασμό και τη χρήση του σχεδιασμού υλικού του Ελεγκτή HMC, π.χample. Ο οδηγός ενημερώθηκε για το Quartus Prime Design Suite 16.0 και ενημερώθηκε τελευταία φορά στις 2 Μαΐου 2016.
The Design Example Quick Start Guide παρέχει οδηγίες βήμα προς βήμα για τη μεταγλώττιση, την προσομοίωση, τη δημιουργία και τη δοκιμή του σχεδιασμού του ελεγκτή HMC example. Ανατρέξτε στο Σχήμα 1-1 για ένα overview των βημάτων ανάπτυξης.

Design Example Περιγραφή

Ο σχεδιασμός υλικού του ελεγκτή HMC π.χampΤο le περιλαμβάνει διάφορα εξαρτήματα, όπως Συσκευή πλακέτας Arria 10, Πυρήνα IP ελεγκτή HMC, Ρολόγια & Επαναφορά TX PLL, Γεννήτρια αιτημάτων διαδρομής δεδομένων και παρακολούθηση απόκρισης, TX/TX FIFO MAC, RX MAC, Έλεγχος και LED Test Avalon-MM, διεπαφή κατάστασης ελεγκτή , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface και HMC Device. Ο πρώηνampΗ σχεδίαση απαιτεί συγκεκριμένες ρυθμίσεις για να λειτουργεί σωστά στο κιτ ανάπτυξης Arria 10 GX FPGA με τη θυγατρική κάρτα HMC.

Πρόσθετες Πληροφορίες

Η ενότητα Πρόσθετες πληροφορίες παρέχει λεπτομέρειες σχετικά με τη δομή του καταλόγου για τη σχεδίαση που δημιουργήθηκε π.χample, το ιστορικό αναθεωρήσεων του οδηγού χρήστη, τις τυπογραφικές συμβάσεις που χρησιμοποιούνται στον οδηγό και τον τρόπο επικοινωνίας με την Intel για υποστήριξη.

Οδηγίες χρήσης προϊόντος

Ακολουθήστε τις παρακάτω οδηγίες για να χρησιμοποιήσετε το σχεδιασμό υλικού του Ελεγκτή HMC π.χample:

1. Σύνταξη του σχεδίου π.χampχρησιμοποιώντας έναν προσομοιωτή
2. Εκτελέστε λειτουργική προσομοίωση
3. Δημιουργήστε το σχέδιο π.χample
4. Σύνταξη του σχεδίου π.χampχρησιμοποιώντας το Quartus Prime
5. Δοκιμάστε τη σχεδίαση υλικού

Σημειώστε ότι η διαμόρφωση και η δοκιμή υλικού files για το σχέδιο π.χample βρίσκονται στο /example_design/par, ενώ η προσομοίωση files βρίσκονται στο /example_design/sim.

Για να σας βοηθήσουμε να κατανοήσετε πώς να χρησιμοποιήσετε τον πυρήνα IP του ελεγκτή υβριδικού κύβου μνήμης, ο πυρήνας διαθέτει έναν προσομοιώσιμο πάγκο δοκιμών και μια σχεδίαση υλικού π.χ.ample που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό. Μπορείτε να κάνετε λήψη του μεταγλωττισμένου σχεδίου στο κιτ ανάπτυξης Intel® Arria® 10 GX FPGA.

Σχετικές Πληροφορίες
Οδηγός χρήστη Hybrid Memory Cube Controller IP Core

Design Example Δομή καταλόγου

Η διαμόρφωση και η δοκιμή υλικού files (η σχεδίαση υλικού π.χample) βρίσκονται σεample_ design_install_dir>/example_design/παρ. Η προσομοίωση files (testbench μόνο για προσομοίωση) βρίσκονται στοample_design_install_dir>/π.χample_design/sim.

Design Example Components

Ο σχεδιασμός υλικού του ελεγκτή HMC π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:

• Πυρήνας IP ελεγκτή HMC με ρολόι αναφοράς CDR ρυθμισμένο στα 125 MHz και με προεπιλεγμένες ρυθμίσεις χαρτογράφησης RX και χαρτογράφησης TX.
  Σημείωμα: Το σχέδιο π.χampΓια να λειτουργήσουν σωστά αυτές οι ρυθμίσεις στο κιτ ανάπτυξης Arria 10 GX FPGA με τη θυγατρική κάρτα HMC.
• Λογική πελάτη που συντονίζει τον προγραμματισμό του πυρήνα IP, τη δημιουργία και τον έλεγχο πακέτων.
• JTAG ελεγκτής που επικοινωνεί με την κονσόλα συστήματος Altera. Επικοινωνείτε με τη λογική του πελάτη μέσω της Κονσόλας συστήματος.

Εμφανίζει το κλειδί files που εφαρμόζουν την πρample testbench.

/src/hmcc_example.sv	Σχεδιασμός υλικού ανώτατου επιπέδου π.χample file.
/sim/hmcc_tb.sv	Ανώτερου επιπέδου file για προσομοίωση.
Testbench Scripts Σημείωμα: Χρησιμοποιήστε την παρεχόμενη Μάρκαfile για να δημιουργήσετε αυτά τα σενάρια.
/sim/run_vsim.do	Το σενάριο ModelSim για εκτέλεση του testbench.
/sim/run_vcs.sh	Το σενάριο του Synopsys VCS για εκτέλεση του testbench.
/sim/run_ncsim.sh	Το σενάριο Cadence NCSim για εκτέλεση του testbench.

Δημιουργία του Σχεδιασμού Π.χample

Εικόνα 1-5: Π.χample Καρτέλα Σχεδίαση στο Πρόγραμμα επεξεργασίας παραμέτρων του ελεγκτή κύβου υβριδικής μνήμης

Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε τη σχεδίαση υλικού Arria 10 π.χample και testbench:

1. Στον Κατάλογο IP (Εργαλεία > Κατάλογος IP), επιλέξτε την οικογένεια συσκευών προορισμού Arria 10.
2. Στον Κατάλογο IP, εντοπίστε και επιλέξτε Hybrid Memory Cube Controller. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
3. Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .qsys.
4. Πρέπει να επιλέξετε μια συγκεκριμένη συσκευή Arria 10 στο πεδίο Συσκευή ή να διατηρήσετε την προεπιλεγμένη συσκευή που επιλέγει το λογισμικό Quartus Prime.
5. Κάντε κλικ στο OK. Εμφανίζεται το πρόγραμμα επεξεργασίας παραμέτρων IP.
6. Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
7. Στην Εξampστην καρτέλα Σχεδίαση, επιλέξτε τις ακόλουθες ρυθμίσεις για τη σχεδίαση π.χample:
   1. Για Select Design, επιλέξτε την επιλογή HMCC Daughter Board.
   2. Για Πχample Σχεδιασμός Files, επιλέξτε την επιλογή Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και επιλέξτε την επιλογή Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού example.
   3. Για τη δημιουργημένη μορφή HDL, μόνο η Verilog είναι διαθέσιμη.
   4. Για το Target Development Kit επιλέξτε το Arria 10 GX FPGA Development Kit (Production Silicon).
      Σημείωμα: Όταν επιλέγετε αυτό το κιτ, η σχεδίαση υλικού π.χampΤο le αντικαθιστά την προηγούμενη επιλογή συσκευής σας με τη συσκευή στον πίνακα προορισμού. Όταν δημιουργείτε το σχέδιο π.χampLe, το λογισμικό Intel Quartus Prime δημιουργεί την Intel
      Εκχωρήσεις έργου, ρυθμίσεων και καρφιτσών Quartus Prime για τον πίνακα που επιλέξατε. Εάν δεν θέλετε το λογισμικό να στοχεύει μια συγκεκριμένη πλακέτα, επιλέξτε Καμία.
8. Κάντε κλικ στο Δημιουργία Example Κουμπί σχεδίασης

Κατανόηση του Testbench

Η Altera παρέχει ένα σχέδιο π.χample με τον πυρήνα IP του ελεγκτή HMC. Το σχέδιο π.χampΤο le είναι διαθέσιμο τόσο για προσομοίωση του πυρήνα IP σας όσο και για μεταγλώττιση. Το σχέδιο π.χampΤο le στην προσομοίωση λειτουργεί ως πάγκος δοκιμών του πυρήνα IP του ελεγκτή HMC.
Εάν κάνετε κλικ στην επιλογή Δημιουργία ExampΣχεδιασμός στον επεξεργαστή παραμέτρων HMC Controller, το λογισμικό Quartus Prime δημιουργεί έναν πάγκο δοκιμών επίδειξης. Το πρόγραμμα επεξεργασίας παραμέτρων σάς προτρέπει για την επιθυμητή θέση του πάγκου δοκιμών.
Για να προσομοιώσετε τον πάγκο δοκιμών, πρέπει να παρέχετε το δικό σας λειτουργικό μοντέλο διαύλου HMC (BFM). Η Altera δοκιμάζει το σχέδιο π.χample testbench με τον Micron Hybrid Memory Cube BFM. Ο πάγκος δοκιμών δεν περιλαμβάνει κύρια μονάδα I2C, επειδή το Micron HMC BFM δεν υποστηρίζει και δεν απαιτεί διαμόρφωση από μια μονάδα I2C.
Στην προσομοίωση, ο πάγκος δοκιμών ελέγχει ένα TX PLL και τις διασυνδέσεις διαδρομής δεδομένων για την εκτέλεση της ακόλουθης ακολουθίας ενεργειών:

1. Ρυθμίζει το HMC BFM με τον ρυθμό δεδομένων πυρήνα IP του ελεγκτή HMC και το πλάτος καναλιού, σε Λειτουργία Ανοιχτού Βρόχου απόκρισης.
2. Δημιουργεί τη σύνδεση μεταξύ του BFM και του πυρήνα IP.
3. Κατευθύνει κάθε μία από τις τέσσερις θύρες του πυρήνα IP για να γράψει τέσσερα πακέτα δεδομένων στο BFM.
4. Κατευθύνει τον πυρήνα IP για να διαβάσει τα δεδομένα από το BFM.
5. Ελέγχει ότι τα δεδομένα ανάγνωσης ταιριάζουν με τα δεδομένα εγγραφής.
6. Εάν τα δεδομένα ταιριάζουν, εμφανίζεται το TEST_PASSED.

Προσομοίωση του Σχεδιασμού Π.χample Testbench
Εικόνα 1-6: Διαδικασία

Ακολουθήστε αυτά τα βήματα για να προσομοιώσετε τον πάγκο δοκιμών:

1. Στη γραμμή εντολών, αλλάξτε στοampκατάλογος le>/sim.
2. Πληκτρολογήστε make scripts.
3. Πληκτρολογήστε μία από τις ακόλουθες εντολές, ανάλογα με τον προσομοιωτή σας:
4. Να view αποτελέσματα προσομοίωσης:
   1. Όταν εκτελείτε το testbench σε οποιονδήποτε από τους τρεις υποστηριζόμενους προσομοιωτές, το σενάριο εκτελεί την ακολουθία του testbench και καταγράφει τη δραστηριότητα του προσομοιωτή στοample directory>/π.χample_ design/sim/ .κούτσουρο. είναι "vsim", "ncsim" ή "vcs".
   2. Όταν εκτελείτε το testbench σε οποιονδήποτε από τους τρεις υποστηριζόμενους προσομοιωτές, το σενάριο δημιουργεί μια κυματομορφή file. Μπορείτε να εκτελέσετε την εντολή make _gui για να φορτώσει την κυματομορφή στην κυματομορφή του προσομοιωτή viewεεε.
      Να view την κυματομορφή file στον προσομοιωτή σας, πληκτρολογήστε μία από τις ακόλουθες εντολές:

      Άδεια προσομοιωτή Mentor Graphics ModelSim	Γραμμή εντολών κάντε vsim_gui	Κυματομορφή File <design example directory>/πρώηνample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	κάντε vcs_gui	<design example directory>/πρώηνample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	κάντε ncsim_gui	<design example directory>/πρώηνample_design/sim/ cadence/hmcc_wf.shm
5. Αναλύστε τα αποτελέσματα. Το επιτυχημένο testbench στέλνει και λαμβάνει δέκα πακέτα ανά θύρα και εμφανίζει Test_PASSED"

Σύσταση του Δ.Σ

Ρυθμίστε την πλακέτα για να εκτελέσετε τη σχεδίαση υλικού π.χample.
Σημείωμα: Βεβαιωθείτε ότι η τροφοδοσία είναι απενεργοποιημένη προτού αλλάξετε ρυθμίσεις.

1. Ρυθμίστε τους διακόπτες DIP στη θυγατρική κάρτα ως εξής:
2. Ρυθμίστε το διακόπτη DIP SW1 για να υποδείξει το ID 0 του κύβου:
   

   Διακόπτης	Λειτουργία	Σύνθεση
   1	CUB[0]	Ανοιχτό
   2	CUB[1]	Ανοιχτό
   3	CUB[2]	Ανοιχτό
   4	—	Μην με νοιάζει

Ρυθμίστε το διακόπτη DIP SW2 για να καθορίσετε τις ρυθμίσεις ρολογιού:

Διακόπτης	Λειτουργία	Σύνθεση
1	CLK1_FSEL0	Ανοιχτό (125 MHz)
2	CLK1_FSEL1	Ανοιχτό (125 MHz)
3	CLK1_SEL	Ανοιχτό (Crystal)
4	—	Μην με νοιάζει

• Συνδέστε τη θυγατρική κάρτα HMC στο κιτ ανάπτυξης Arria 10 FPGA χρησιμοποιώντας τις υποδοχές J8 και J10 της θυγατρικής κάρτας.
• Ρυθμίστε τους βραχυκυκλωτήρες στο κιτ ανάπτυξης Arria 10 GX FPGA:
• Προσθέστε διακλαδώσεις στο βραχυκυκλωτήρα J8 για να επιλέξετε 1.5 V ως ρύθμιση VCCIO για την υποδοχή B FMC.
• Προσθέστε διακλαδώσεις στο βραχυκυκλωτήρα J11 για να επιλέξετε 1.8 V ως ρύθμιση VCCIO για την υποδοχή FMC A.

Σύνταξη και δοκιμή του Σχεδίου Εξample στο Hardware

Για να μεταγλωττίσετε και να εκτελέσετε μια δοκιμή επίδειξης για τη σχεδίαση υλικού π.χample, ακολουθήστε αυτά τα βήματα

1. Βεβαιωθείτε ότι η σχεδίαση υλικού π.χampη γενιά έχει ολοκληρωθεί.
2. Στο λογισμικό Quartus Prime, ανοίξτε το έργο Quartus Primeample_design_install_dir> /π.χample_design/par/hmcc_example.qpf.
3. Στον πίνακα ελέγχου μεταγλώττισης, κάντε κλικ στην επιλογή Σχεδίαση μεταγλώττισης (Intel Quartus Prime Pro Edition) ή επιλέξτε Επεξεργασία > Έναρξη συλλογής (Intel Quartus Prime Standard Edition).
4. Αφού δημιουργήσετε ένα .sof, ακολουθήστε αυτά τα βήματα για να προγραμματίσετε τη σχεδίαση υλικού π.χample στη συσκευή Arria 10:
   1. Επιλέξτε Εργαλεία > Προγραμματιστής.
   2. Στον Προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
   3. Επιλέξτε μια συσκευή προγραμματισμού.
   4. Επιλέξτε και προσθέστε το κιτ ανάπτυξης Arria 10 GX FPGA στο οποίο μπορεί να συνδεθεί η συνεδρία Quartus Prime.
   5. Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
   6. Κάντε κλικ στην Αυτόματη ανίχνευση και επιλέξτε οποιαδήποτε συσκευή.
   7. Κάντε διπλό κλικ στη συσκευή Arria 10.
   8. Ανοίξτε το .sof inample_design_install_dir>/π.χample_design/par/output_ files,
      Σημείωμα: Το λογισμικό Quartus Prime αλλάζει τη συσκευή σε αυτή του .sof.
   9. Στη γραμμή με το .sof σας, επιλέξτε το πλαίσιο στη στήλη Πρόγραμμα/Διαμόρφωση.
   10. Κάντε κλικ στο Έναρξη.
   11. Αφού το λογισμικό διαμορφώσει τη συσκευή με τη σχεδίαση υλικού π.χample, παρατηρήστε τα LED της πλακέτας:
       1. Μια κόκκινη λυχνία LED που αναβοσβήνει υποδηλώνει ότι ο σχεδιασμός εκτελείται.
       2. Δύο πράσινες λυχνίες LED κοντά στην κόκκινη λυχνία LED που αναβοσβήνει υποδηλώνουν ότι η σύνδεση HMC έχει αρχικοποιηθεί και η δοκιμή έχει περάσει.
       3. Ένα κόκκινο LED κοντά στο κόκκινο LED που αναβοσβήνει σημαίνει ότι η δοκιμή απέτυχε.
   12. Προαιρετικός. Χρησιμοποιήστε τον πάγκο δοκιμών της Κονσόλας συστήματος για να παρατηρήσετε πρόσθετη έξοδο δοκιμής.
       Σημείωμα: Χρησιμοποιήστε την Κονσόλα συστήματος για να παρακολουθείτε τα σήματα κατάστασης στη σχεδίαση π.χample όταν η πλακέτα είναι συνδεδεμένη στον υπολογιστή σας μέσω του JTAG διεπαφή. Η Κονσόλα συστήματος δείχνει την κατάσταση LED της πλακέτας για απομακρυσμένη παρακολούθηση, την κατάσταση αρχικοποίησης για κάθε βήμα και την κατάσταση της γεννήτριας αιτημάτων και του ελεγκτή απόκρισης κάθε θύρας. Η Κονσόλα συστήματος παρέχει επίσης μια διεπαφή για την έναρξη ή την επανεκκίνηση της δοκιμής.
       1. Επιλέξτε Εργαλεία > Εργαλεία εντοπισμού σφαλμάτων συστήματος > Κονσόλα συστήματος.
       2. Στην Κονσόλα συστήματος, επιλέξτε File > Εκτέλεση σεναρίου.
       3. Ανοίξτε το file <example_design_install_dir>/π.χample_design/par/sysconsole_ testbench.tcl.
       4. Το λογισμικό φορτώνει την έξοδο δοκιμής γραφικών. Επιλέξτε Επανεκκίνηση για να εκτελέσετε ξανά τη δοκιμή.

Σύνταξη και δοκιμή του Σχεδίου Εξample στο Hardware

Σχεδιασμός υβριδικού ελεγκτή κύβου μνήμης

Design Example Περιγραφή

Το σχέδιο π.χampΤο le δείχνει τη λειτουργικότητα του πυρήνα IP του ελεγκτή υβριδικού κύβου μνήμης. Μπορείτε να δημιουργήσετε το σχέδιο από το Example Καρτέλα Σχεδίαση της γραφικής διεπαφής χρήστη (GUI) του Hybrid Memory Cube Controller στο πρόγραμμα επεξεργασίας παραμέτρων IP.

Χαρακτηριστικά

• Κύρια I2C και μηχάνημα κατάστασης προετοιμασίας I2C για θυγατρική κάρτα HMC και διαμόρφωση HMC
• Μηχάνημα κατάστασης επαναβαθμονόμησης ATX PLL και πομποδέκτη
• Γεννήτρια αιτημάτων
• Ζητήστε οθόνη
• Διεπαφή Κονσόλας Συστήματος

Απαιτήσεις υλικού και λογισμικού
Η Altera χρησιμοποιεί το ακόλουθο υλικό και λογισμικό για να δοκιμάσει τη σχεδίαση π.χample:

• Λογισμικό Intel Quartus Prime
• Κονσόλα συστήματος
• ModelSim-AE, Modelsim-SE, NCsim (μόνο Verilog HDL) ή προσομοιωτής VCS
• Κιτ ανάπτυξης Arria 10 GX FPGA
• Θυγατρική κάρτα HMC

Περιγραφή λειτουργίας

Η Altera παρέχει ένα σχέδιο έτοιμο για συλλογή π.χampμε τον πυρήνα IP του ελεγκτή HMC. Αυτό το σχέδιο π.χampΤο le στοχεύει το κιτ ανάπτυξης Arria 10 GX FPGA με μια θυγατρική κάρτα HMC συνδεδεμένη μέσω των υποδοχών FMC.
Μπορείτε να χρησιμοποιήσετε το σχέδιο ως πρώηνample για σωστή σύνδεση του πυρήνα IP με το σχέδιό σας ή ως αρχικό σχέδιο μπορείτε να προσαρμόσετε για τις δικές σας απαιτήσεις σχεδίασης. Το σχέδιο π.χampΤο le περιλαμβάνει μια κύρια μονάδα I2C, μια μονάδα αναβαθμονόμησης PLL/CDR, έναν εξωτερικό πυρήνα IP PLL πομποδέκτη και λογική για τη δημιουργία και τον έλεγχο συναλλαγών. Το σχέδιο π.χample υποθέτει μια συσκευή Micron HMC 15G-SR HMC, η οποία είναι ένα fourlσυσκευή μελάνης, στην κάρτα κόρη. Το σχέδιο π.χampΤο le περιλαμβάνει ένα στιγμιότυπο του πυρήνα IP και συνδέεται σε μία μόνο σύνδεση στη συσκευή HMC. Εικόνα 2-1: Σχεδίαση ελεγκτή HMC Example Block Διάγραμμα

Αφού διαμορφώσετε το Arria 10 FPGA με το σχέδιο π.χampΈτσι, ο ελεγκτής I2C διαμορφώνει τις ενσωματωμένες γεννήτριες ρολογιού και τη συσκευή HMC. Όταν ολοκληρωθεί η βαθμονόμηση, ο σχεδιασμός π.χample βαθμονομεί το ATX PLL. Κατά τη λειτουργία, η γεννήτρια αιτημάτων δημιουργεί εντολές ανάγνωσης και εγγραφής που στη συνέχεια επεξεργάζεται ο πυρήνας IP του ελεγκτή HMC. Η παρακολούθηση αιτημάτων καταγράφει τις απαντήσεις από τον πυρήνα IP και τις ελέγχει για ορθότητα.

Σήματα διεπαφής
Πίνακας 2-1: Σχεδίαση πυρήνα IP ελεγκτή HMC Example Signals

Όνομα σήματος clk_50	Κατεύθυνση Εισαγωγή	Πλάτος (bit) 1	Περιγραφή Ρολόι εισόδου 50 MHz.
hssi_refclk	Εισαγωγή	1	Ρολόι αναφοράς CDR για πυρήνα IP HMC και HMCC.

Όνομα σήματος hmc_lxrx	Κατεύθυνση Εισαγωγή	Πλάτος (bit) Πλήθος καναλιών (16 ή 8)	Περιγραφή Πινέζες λήψης πομποδέκτη FPGA.
hmc_lxtx	Παραγωγή	Πλήθος καναλιών (16 ή 8)	Καρφίτσες εκπομπής πομποδέκτη FPGA.
hmc_ctrl_lxrxps	Εισαγωγή	1	Έλεγχος εξοικονόμησης ενέργειας πομποδέκτη FPGA.
hmc_ctrl_lxtxps	Παραγωγή	1	Έλεγχος εξοικονόμησης ενέργειας πομποδέκτη HMC.
hmc_ctrl_ferr_n	Εισαγωγή	1	Έξοδος HMC FERR_N.
hmc_ctrl_p_rst_n	Παραγωγή	1	Είσοδος HMC P_RST_N.
hmc_ctrl_scl	Αμφίδρομος	1	Ρολόι διαμόρφωσης HMC I2C.
hmc_ctrl_sda	Αμφίδρομος	1	Δεδομένα διαμόρφωσης HMC I2C.
fmc0_scl	Παραγωγή	1	Αχρησιμοποίητος. Οδηγείται χαμηλά για την προστασία των ακίδων εισόδου/εξόδου FPGA από την ανάσυρση 3.3 V στη θυγατρική κάρτα.
fmc0_sda	Παραγωγή	1	Αχρησιμοποίητος. Οδηγείται χαμηλά για την προστασία των ακίδων εισόδου/εξόδου FPGA από την ανάσυρση 3.3 V στη θυγατρική κάρτα.
push_button	Εισαγωγή	1	Είσοδος κουμπιού που χρησιμοποιείται για επαναφορά.
καρδιά_χτύπος_ν	Παραγωγή	1	Έξοδος LED καρδιακού παλμού.
link_init_complete_n	Παραγωγή	1	Έξοδος LED ολοκλήρωσης προετοιμασίας συνδέσμου.
test_passed_n	Παραγωγή	1	Δοκιμή επιτυχής έξοδος LED.
test_failed_n	Παραγωγή	1	Δοκιμή αποτυχημένης εξόδου LED.

Design Example Εγγραφή χάρτη
Πίνακας 2-2: Σχεδίαση πυρήνα IP ελεγκτή HMC Example Εγγραφή χάρτη

Η εγγραφή σε αυτά τα μητρώα επαναφέρει το σχέδιο.

Bits 1:0	Όνομα πεδίου Καταμέτρηση λιμένων	Τύπος RO	Τιμή κατά την επαναφορά ποικίλλει	Περιγραφή Αριθμός θυρών για την παρουσία πυρήνα IP.
7:2	Ρεζερβέ	RO	0x00

Πίνακας 2-4: Εγγραφή BOARD_LED
Αυτός ο καταχωρητής αντικατοπτρίζει την κατάσταση των LED της πλακέτας

Bits 0	Όνομα πεδίου Η δοκιμή απέτυχε	Τύπος RO	Τιμή κατά την επαναφορά 0x00	Περιγραφή Η δοκιμή απέτυχε.
1	Το τεστ πέρασε	RO	0x00	Το τεστ πέρασε.
2	Ολοκληρώθηκε η προετοιμασία σύνδεσης HMCC	RO	0x00	Η προετοιμασία της σύνδεσης HMC ολοκληρώθηκε και είναι έτοιμη για κυκλοφορία.
3	Καρδιοχτύπι	RO	0x00	Εναλλάσσεται όταν εκτελείται η σχεδίαση.
7:4	Ρεζερβέ	RO	0x00

Πίνακας 2-5: Εγγραφή TEST_INITIALIZATION_STATUS

Bits 0	Όνομα πεδίου Σετ γεννήτριας ρολογιού I2C	Τύπος RO	Τιμή κατά την επαναφορά 0x00	Περιγραφή Διαμορφώθηκαν ενσωματωμένες γεννήτριες ρολογιού.
1	Ολοκληρώθηκε η επαναβαθμονόμηση ATX PLL και πομποδέκτη	RO	0x00	Το ATX PLL και οι πομποδέκτες επαναβαθμονομήθηκαν στο ρολόι εισόδου.
2	I2C HMC Ολοκληρώθηκε η διαμόρφωση	RO	0x00	Ολοκληρώθηκε η διαμόρφωση της συσκευής HMC μέσω I2C.
3	Ολοκληρώθηκε η προετοιμασία σύνδεσης HMC	RO	0x00	Η προετοιμασία της σύνδεσης HMC ολοκληρώθηκε και είναι έτοιμη για κυκλοφορία.
7:4	Ρεζερβέ	RO	0x00

Πίνακας 2-6: Εγγραφή PORT_STATUS

Bits 0	Όνομα πεδίου Θύρα 0 Ζητάει ΟΚ	Τύπος RO	Τιμή κατά την επαναφορά 0x00	Περιγραφή Η δημιουργία αιτήματος θύρας 0 ολοκληρώθηκε.
1	Θύρα 0 Απαντήσεις ΟΚ	RO	0x00	Ο έλεγχος απόκρισης θύρας 0 πέρασε.
2	Θύρα 1 Ζητάει ΟΚ	RO	0x00	Η δημιουργία αιτήματος θύρας 1 ολοκληρώθηκε.
3	Θύρα 1 Απαντήσεις ΟΚ	RO	0x00	Ο έλεγχος απόκρισης θύρας 1 πέρασε.

Bits 4	Όνομα πεδίου Θύρα 2 Ζητάει ΟΚ	Τύπος RO	Τιμή κατά την επαναφορά 0x00	Περιγραφή Η δημιουργία αιτήματος θύρας 2 ολοκληρώθηκε.
5	Θύρα 2 Απαντήσεις ΟΚ	RO	0x00	Ο έλεγχος απόκρισης θύρας 2 πέρασε.
6	Θύρα 3 Ζητάει ΟΚ	RO	0x00	Η δημιουργία αιτήματος θύρας 3 ολοκληρώθηκε.
7	Θύρα 4 Απαντήσεις ΟΚ	RO	0x00	Ο έλεγχος απόκρισης θύρας 3 πέρασε.

Πρόσθετες Πληροφορίες

Σχεδιασμός ελεγκτή HMC Example Οδηγός χρήστη Ιστορικό αναθεωρήσεων
Πίνακας A-1: ​​Ιστορικό αναθεώρησης εγγράφου
Συνοψίζει τα νέα χαρακτηριστικά και τις αλλαγές στη σχεδίαση π.χampΟδηγός χρήσης για τον πυρήνα IP του ελεγκτή HMC.

Ημερομηνία	Έκδοση ACDS	Αλλαγές
2016.05.02	16.0	Αρχική έκδοση.

Πώς να επικοινωνήσετε με την Intel
Πίνακας A-2: Τρόπος επικοινωνίας με την Intel
Για να εντοπίσετε τις πιο ενημερωμένες πληροφορίες σχετικά με τα προϊόντα της Intel, ανατρέξτε σε αυτόν τον πίνακα. Μπορείτε επίσης να επικοινωνήσετε με το τοπικό γραφείο πωλήσεων της Intel ή τον αντιπρόσωπο πωλήσεων.

Επαφή	Μέθοδος επικοινωνίας	Διεύθυνση
Τεχνική υποστήριξη	Webτοποθεσία	www.altera.com/support
Τεχνική εκπαίδευση	Webτοποθεσία	www.altera.com/training
	E-mail	FPGATraining@intel.com
Βιβλιογραφία προϊόντων	Webτοποθεσία	www.altera.com/literature
Μη τεχνική υποστήριξη: γενική	E-mail	nacomp@altera.com

Επαφή   Μη τεχνική υποστήριξη: αδειοδότηση λογισμικού

Μέθοδος επικοινωνίας   E-mail

Διεύθυνση   autorization@altera.com

Σχετικές Πληροφορίες

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorization@altera.com

Τυπογραφικές συμβάσεις

Πίνακας Α-3: Τυπογραφικές συμβάσεις
Παραθέτει τις τυπογραφικές συμβάσεις που χρησιμοποιεί αυτό το έγγραφο

Το εικονίδιο Feedback σάς επιτρέπει να υποβάλετε σχόλια στο Altera σχετικά με το έγγραφο. Οι μέθοδοι συλλογής σχολίων ποικίλλουν ανάλογα με την περίπτωση για κάθε έγγραφο

Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Οι λέξεις και τα λογότυπα Intel, το λογότυπο της Intel, τα Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus και Stratix είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της στις ΗΠΑ ή/και σε άλλες χώρες. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία άλλων
101 Innovation Drive, San Jose, CA 95134

Τελευταία ενημέρωση για το Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Drive καινοτομίας
San Jose, CA 95134
www.altera.com

Έγγραφα / Πόροι

ALTERA Arria 10 Hybrid Memory Cube Designer Example [pdf] Οδηγός χρήστη Arria 10 Hybrid Memory Cube Designer Example, Arria 10, Σχεδίαση ελεγκτή υβριδικού κύβου μνήμης Example, Controller Design Example, Design Example

Αναφορές

• Εγχειρίδιο χρήστη