ALTERA Arria 10 Hybrid Memory Cube Controller Design Eksample

Hybrid Memory Cube Controller Design ExampBrugervejledningen giver information om design og brug af HMC-controllerens hardwaredesign f.eksample. Vejledningen er opdateret til Quartus Prime Design Suite 16.0 og blev sidst opdateret den 2. maj 2016.
Design Example Quick Start Guide giver trin-for-trin instruktioner til kompilering, simulering, generering og test af HMC Controller design ex.ample. Se figur 1-1 for en overview af udviklingstrinene.

Design Eksample Beskrivelse

HMC-controllerens hardwaredesign example indeholder forskellige komponenter såsom Board Arria 10-enhed, HMC Controller IP Core, Ure & Nulstil TX PLL'er, Data Path Request Generator og Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control og LED'er, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface og HMC Device. EksampLe-designet kræver specifikke indstillinger for at fungere korrekt på Arria 10 GX FPGA Development Kit med HMC-datterkortet.

Yderligere oplysninger

Afsnittet Yderligere oplysninger giver detaljer om mappestrukturen for det genererede design f.eksample, revisionshistorikken for brugervejledningen, typografiske konventioner brugt i vejledningen, og hvordan du kontakter Intel for at få support.

Produktbrugsvejledning

Følg instruktionerne nedenfor for at bruge HMC-controllerens hardwaredesign f.eksampdet:

1. Kompiler designet exampved at bruge en simulator
2. Udfør funktionel simulering
3. Generer designet f.eksample
4. Kompiler designet exampved at bruge Quartus Prime
5. Test hardwaredesignet

Bemærk, at hardwarekonfigurationen og test files for designet example er placeret i /example_design/par, mens simuleringen files er placeret i /example_design/sim.

For at hjælpe dig med at forstå, hvordan du bruger Hybrid Memory Cube Controller IP-kernen, har kernen en simulerbar testbænk og et hardwaredesign f.eks.ample, der understøtter kompilering og hardwaretest. Når du genererer designet f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware. Du kan downloade det kompilerede design til Intel® Arria® 10 GX FPGA Development Kit.

Relateret information
Hybrid Memory Cube Controller IP Core Brugervejledning

Design Eksample Directory Struktur

Hardwarekonfiguration og test files (hardwaredesignet f.eksample) er placeret iample_design_install_dir>/example_design/par. Simuleringen files (testbænk kun til simulering) er placeret iample_design_install_dir>/example_design/sim.

Design Eksample komponenter

HMC-controllerens hardwaredesign example indeholder følgende komponenter:

• HMC Controller IP-kerne med CDR-referenceur indstillet til 125 MHz og med standardindstillinger for RX-mapping og TX-mapping.
  Note: Designet example kræver, at disse indstillinger fungerer korrekt på Arria 10 GX FPGA Development Kit med HMC-datterkortet.
• Klientlogik, der koordinerer programmeringen af ​​IP-kernen, og pakkegenerering og -kontrol.
• JTAG controller, der kommunikerer med Altera System Console. Du kommunikerer med klientlogikken gennem systemkonsollen.

Viser nøglen files, der implementerer exampprøvebænken.

/src/hmcc_example.sv	Hardwaredesign på topniveau f.eksample file.
/sim/hmcc_tb.sv	Top-niveau file til simulering.
Testbench scripts Note: Brug det medfølgende mærkefile at generere disse scripts.
/sim/run_vsim.do	ModelSim-scriptet til at køre testbænken.
/sim/run_vcs.sh	Synopsys VCS-scriptet til at køre testbænken.
/sim/run_ncsim.sh	Cadence NCSim-scriptet til at køre testbænken.

Generering af Design Example

Figur 1-5: Eksampfanen Design i Hybrid Memory Cube Controller Parameter Editor

Følg disse trin for at generere Arria 10-hardwaredesignet, f.eksample og testbench:

1. I IP-kataloget (Værktøjer > IP-katalog) skal du vælge Arria 10-målenhedsfamilien.
2. Find og vælg Hybrid Memory Cube Controller i IP-kataloget. Vinduet Ny IP-variation vises.
3. Angiv et navn på øverste niveau for din tilpassede IP-variant. Parametereditoren gemmer IP-variationsindstillingerne i en file som hedder .qsys.
4. Du skal vælge en specifik Arria 10-enhed i feltet Enhed eller beholde den standardenhed, som Quartus Prime-softwaren vælger.
5. Klik på OK. IP-parametereditoren vises.
6. På fanen IP skal du angive parametrene for din IP-kernevariant.
7. På Examppå fanen Design skal du vælge følgende indstillinger for designet f.eksampdet:
   1. For Vælg design skal du vælge indstillingen HMCC Daughter Board.
   2. For eksample Design Files, vælg Simuleringsindstillingen for at generere testbænken, og vælg Synteseindstillingen for at generere hardwaredesignet f.eks.ample.
   3. For genereret HDL-format er kun Verilog tilgængelig.
   4. Til Target Development Kit skal du vælge Arria 10 GX FPGA Development Kit (Production Silicon).
      Note: Når du vælger dette sæt, vil hardwaredesignet f.eksample overskriver dit tidligere enhedsvalg med enheden på måltavlen. Når du genererer designet f.eksample, Intel Quartus Prime-softwaren skaber Intel
      Quartus Prime projekt-, indstillings- og fastgøringsopgaver for den tavle, du har valgt. Hvis du ikke ønsker, at softwaren skal målrettes mod et specifikt bord, skal du vælge Ingen.
8. Klik på Generer eksample Design knap

Forstå Testbench

Altera leverer et design example med HMC Controller IP-kernen. Designet example er tilgængelig både til simulering af din IP-kerne og til kompilering. Designet example i simulering fungerer som HMC Controller IP kerne testbench.
Hvis du klikker på Generer eksampLe Design i HMC Controller-parametereditoren genererer Quartus Prime-softwaren en demonstrationstestbænk. Parametereditoren beder dig om den ønskede placering af testbænken.
For at simulere testbænken skal du sørge for din egen HMC bus funktionsmodel (BFM). Altera tester designet examptestbænken med Micron Hybrid Memory Cube BFM. Testbænken inkluderer ikke et I2C-mastermodul, fordi Micron HMC BFM ikke understøtter og ikke kræver konfiguration af et I2C-modul.
I simulering styrer testbænken en TX PLL og datastigrænsefladerne for at udføre følgende handlingssekvens:

1. Konfigurerer HMC BFM med HMC Controller IP-kernedatahastighed og kanalbredde i Response Open Loop Mode.
2. Etablerer forbindelsen mellem BFM og IP-kernen.
3. Leder hver af IP-kernens fire porte til at skrive fire pakker med data til BFM.
4. Leder IP-kernen til at læse dataene fra BFM tilbage.
5. Kontrollerer, at de læste data matcher skrivedataene.
6. Hvis dataene stemmer overens, vises TEST_PASSED.

Simulering af Design Example Testbench
Figur 1-6: Fremgangsmåde

Følg disse trin for at simulere testbænken:

1. Skift til på kommandolinjenample>/sim bibliotek.
2. Skriv lav scripts.
3. Indtast en af ​​følgende kommandoer, afhængigt af din simulator:
4. Til view simuleringsresultater:
   1. Når du kører testbench i en af ​​de tre understøttede simulatorer, udfører scriptet testbench-sekvensen og logger simulatoraktiviteten iample mappe>/example_ design/sim/ .log. er "vsim", "ncsim" eller "vcs".
   2. Når du kører testbænken i en af ​​de tre understøttede simulatorer, genererer scriptet en bølgeform file. Du kan køre kommandoen make _gui for at indlæse bølgeformen i den simulatorspecifikke bølgeform vieweh.
      Til view bølgeformen file Skriv en af ​​følgende kommandoer i din simulator:

      Simulator licens Mentor Grafik ModelSim	Kommandolinje lav vsim_gui	Bølgeform File <design exampmappen>/eksample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	lav vcs_gui	<design exampmappen>/eksample_design/sim/ hmcc_wf.vpd
      Kadence SimVision-bølgeform	lav ncsim_gui	<design exampmappen>/eksample_design/sim/ kadence/hmcc_wf.shm
5. Analyser resultaterne. Den vellykkede testbench sender og modtager ti pakker pr. port og viser Test_PASSED"

Opsætning af bestyrelsen

Indstil kortet til at køre hardwaredesignet f.eksample.
Note: Sørg for, at strømmen er slukket, før du ændrer nogen indstillinger.

1. Indstil DIP-switcherne på datterkortet som følger:
2. Indstil DIP-switch SW1 til at angive terning-ID 0:
   

   Skifte	Fungere	Indstilling
   1	CUB[0]	Åben
   2	CUB[1]	Åben
   3	CUB[2]	Åben
   4	—	Er ligeglad

Indstil DIP-switch SW2 for at angive urindstillinger:

Skifte	Fungere	Indstilling
1	CLK1_FSEL0	Åben (125 MHz)
2	CLK1_FSEL1	Åben (125 MHz)
3	CLK1_SEL	Åben (krystal)
4	—	Er ligeglad

• Tilslut HMC-datterkortet til Arria 10 FPGA Development Kit ved hjælp af datterkortets J8- og J10-stik.
• Indstil jumperne på Arria 10 GX FPGA Development Kit:
• Tilføj shunts til J8-jumperen for at vælge 1.5 V som VCCIO-indstilling for FMC-stik B.
• Tilføj shunts til J11-jumperen for at vælge 1.8 V som VCCIO-indstilling for FMC-stik A.

Kompilering og test af designet Example i Hardware

At kompilere og køre en demonstrationstest af hardwaredesignet f.eksample, følg disse trin

1. Sørg for hardwaredesign f.eksampgenerationen er fuldført.
2. Åbn Quartus Prime-projektet i Quartus Prime-softwarenample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. I Compilation Dashboard skal du klikke på Compile Design (Intel Quartus Prime Pro Edition) eller vælge Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Når du har genereret en .sof, skal du følge disse trin for at programmere hardwaredesignet f.eksample på Arria 10-enheden:
   1. Vælg Værktøjer > Programmer.
   2. Klik på Hardwareopsætning i programmeringsenheden.
   3. Vælg en programmeringsenhed.
   4. Vælg og tilføj Arria 10 GX FPGA Development Kit, som din Quartus Prime-session kan oprette forbindelse til.
   5. Sørg for, at Mode er indstillet til JTAG.
   6. Klik på Automatisk registrering, og vælg en hvilken som helst enhed.
   7. Dobbeltklik på Arria 10-enheden.
   8. Åbn .sof inample_design_install_dir>/example_design/par/output_ files,
      Note: Quartus Prime-softwaren ændrer enheden til den i .sof.
   9. I rækken med din .sof skal du markere afkrydsningsfeltet i kolonnen Program/Configure.
   10. Klik på Start.
   11. Når softwaren har konfigureret enheden med hardwaredesignet, f.eksample, observer tavlens LED'er:
       1. En blinkende rød LED angiver, at designet kører.
       2. To grønne LED'er nær den røde blinkende LED angiver, at HMC-forbindelsen er initialiseret og testen bestået.
       3. En rød LED nær den røde blinkende LED betyder, at testen mislykkedes.
   12. Valgfri. Brug systemkonsollens testbænk til at observere yderligere testoutput.
       Note: Brug systemkonsollen til at overvåge statussignaler i designet f.eksample, når kortet er tilsluttet din computer via JTAG interface. Systemkonsollen viser kortets LED-status for fjernovervågning, initialiseringsstatus for hvert trin og status for hver ports anmodningsgenerator og svarkontrol. Systemkonsollen har også en grænseflade til at starte eller genstarte testen.
       1. Vælg Værktøjer > Systemfejlfindingsværktøjer > Systemkonsol.
       2. I systemkonsollen skal du vælge File > Udfør script.
       3. Åbn file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Softwaren indlæser grafisk testoutput. Vælg Genstart for at køre testen igen.

Kompilering og test af designet Example i Hardware

Hybrid Memory Cube Controller Design

Design Eksample Beskrivelse

Designet example demonstrerer funktionaliteten af ​​Hybrid Memory Cube Controller IP-kernen. Du kan generere designet fra Example Design-fanen i Hybrid Memory Cube Controllers grafiske brugergrænseflade (GUI) i IP-parametereditoren.

Funktioner

• I2C master og I2C initialiseringstilstandsmaskine til HMC datterkort og HMC konfiguration
• ATX PLL og transceiver-rekalibreringstilstandsmaskine
• Anmodningsgenerator
• Anmod om monitor
• Systemkonsol interface

Hardware- og softwarekrav
Altera bruger følgende hardware og software til at teste designet f.eksampdet:

• Intel Quartus Prime-software
• Systemkonsol
• ModelSim-AE, Modelsim-SE, NCsim (kun Verilog HDL) eller VCS-simulator
• Arria 10 GX FPGA Udviklingssæt
• HMC datterkort

Funktionsbeskrivelse

Altera leverer et kompileringsklart design f.eksample med HMC Controller IP-kernen. Dette design examplen er rettet mod Arria 10 GX FPGA-udviklingssættet med et HMC-datterkort forbundet via FMC-stikkene.
Du kan bruge designet som eksample for korrekt tilslutning af din IP-kerne til dit design, eller som et starterdesign kan du tilpasse til dine egne designkrav. Designet example indeholder et I2C-mastermodul, et PLL/CDR-rekalibreringsmodul, en ekstern transceiver PLL IP-kerne og logik til at generere og kontrollere transaktioner. Designet example antager en Micron HMC 15G-SR HMC-enhed, som er en fourlblæk-enhed, på datterkortet. Designet example indeholder en forekomst af IP-kernen og forbinder til et enkelt link på HMC-enheden. Figur 2-1: HMC Controller Design Eksample Blokdiagram

Når du har konfigureret Arria 10 FPGA med designet f.eksample, konfigurerer I2C-controlleren de indbyggede urgeneratorer og HMC-enheden. Når kalibreringen er afsluttet, vil designet example kalibrerer ATX PLL. Under drift genererer anmodningsgeneratoren læse- og skrivekommandoer, som HMC Controller IP-kernen derefter behandler. Forespørgselsmonitoren fanger svarene fra IP-kernen og kontrollerer, om de er korrekte.

Interface signaler
Tabel 2-1: HMC Controller IP Core Design Eksample Signaler

Signal navn clk_50	Retning Input	Bredde (Bits) 1	Beskrivelse 50 MHz input ur.
hssi_refclk	Input	1	CDR referenceur til HMC og HMCC IP kerne.

Signal navn hmc_lxrx	Retning Input	Bredde (Bits) Kanalantal (16 eller 8)	Beskrivelse FPGA transceiver modtager ben.
hmc_lxtx	Produktion	Kanalantal (16 eller 8)	FPGA transceiver sende ben.
hmc_ctrl_lxrxps	Input	1	FPGA transceiver strømbesparende kontrol.
hmc_ctrl_lxtxps	Produktion	1	HMC transceiver strømbesparende kontrol.
hmc_ctrl_ferr_n	Input	1	HMC FERR_N udgang.
hmc_ctrl_p_rst_n	Produktion	1	HMC P_RST_N input.
hmc_ctrl_scl	Tovejs	1	HMC I2C konfigurationsur.
hmc_ctrl_sda	Tovejs	1	HMC I2C konfigurationsdata.
fmc0_scl	Produktion	1	Ubrugt. Drevet lavt for at beskytte FPGA I/O-benene mod 3.3 V pullup'en på datterkortet.
fmc0_sda	Produktion	1	Ubrugt. Drevet lavt for at beskytte FPGA I/O-benene mod 3.3 V pullup'en på datterkortet.
trykknap	Input	1	Trykknapindgang bruges til nulstilling.
hjerteslag_n	Produktion	1	Heartbeat LED-udgang.
link_init_complete_n	Produktion	1	Link initialisering komplet LED-udgang.
test_bestået_n	Produktion	1	Test bestået LED-udgang.
test_failed_n	Produktion	1	Test mislykket LED-udgang.

Design Eksample Register Kort
Tabel 2-2: HMC Controller IP Core Design Eksample Register Kort

At skrive til disse registre nulstiller designet.

Bits 1:0	Feltnavn Havnetælling	Type RO	Værdi ved nulstilling Varierer	Beskrivelse Antal porte for IP-kerneinstansen.
7:2	Reserveret	RO	0x00

Tabel 2-4: BOARD_LEDs Register
Dette register afspejler status for tavlens lysdioder

Bits 0	Feltnavn Test mislykkedes	Type RO	Værdi ved nulstilling 0x00	Beskrivelse Test mislykkedes.
1	Test bestået	RO	0x00	Test bestået.
2	HMCC-linkinitialisering fuldført	RO	0x00	HMC-linkinitialisering fuldført og klar til trafik.
3	Hjerteslag	RO	0x00	Skifter, når designet kører.
7:4	Reserveret	RO	0x00

Tabel 2-5: TEST_INITIALIZATION_STATUS Register

Bits 0	Feltnavn I2C urgeneratorsæt	Type RO	Værdi ved nulstilling 0x00	Beskrivelse Indbyggede urgeneratorer konfigureret.
1	ATX PLL og transceiver genkalibrering fuldført	RO	0x00	ATX PLL og transceivere omkalibreret til input-uret.
2	I2C HMC Konfiguration fuldført	RO	0x00	HMC enhedskonfiguration over I2C fuldført.
3	HMC Link-initialisering fuldført	RO	0x00	HMC-linkinitialisering fuldført og klar til trafik.
7:4	Reserveret	RO	0x00

Tabel 2-6: PORT_STATUS Register

Bits 0	Feltnavn Port 0-anmodninger OK	Type RO	Værdi ved nulstilling 0x00	Beskrivelse Port 0-anmodningsgenerering fuldført.
1	Port 0 Svar OK	RO	0x00	Port 0 svarkontrol bestået.
2	Port 1-anmodninger OK	RO	0x00	Port 1-anmodningsgenerering fuldført.
3	Port 1 Svar OK	RO	0x00	Port 1 svarkontrol bestået.

Bits 4	Feltnavn Port 2-anmodninger OK	Type RO	Værdi ved nulstilling 0x00	Beskrivelse Port 2-anmodningsgenerering fuldført.
5	Port 2 Svar OK	RO	0x00	Port 2 svarkontrol bestået.
6	Port 3-anmodninger OK	RO	0x00	Port 3-anmodningsgenerering fuldført.
7	Port 4 Svar OK	RO	0x00	Port 3 svarkontrol bestået.

Yderligere oplysninger

HMC Controller Design Eksample Brugervejledning Revisionshistorik
Tabel A-1: ​​Dokumentrevisionshistorik
Opsummerer de nye funktioner og ændringer i designet f.eksampen brugervejledning til HMC Controller IP-kernen.

Dato	ACDS version	Ændringer
2016.05.02	16.0	Første udgivelse.

Sådan kontakter du Intel
Tabel A-2: Sådan kontakter du Intel
Se denne tabel for at finde de mest opdaterede oplysninger om Intel-produkter. Du kan også kontakte dit lokale Intel-salgskontor eller salgsrepræsentant.

Kontakte	Kontaktmetode	Adresse
Teknisk support	Webwebsted	www.altera.com/support
Teknisk uddannelse	Webwebsted	www.altera.com/training
	E-mail	FPGATræning@intel.com
Produktlitteratur	Webwebsted	www.altera.com/literature
Ikke-teknisk support: generel	E-mail	nacomp@altera.com

Kontakte   Ikke-teknisk support: softwarelicens

Kontaktmetode   E-mail

Adresse   autorisation@altera.com

Relateret information

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorisation@altera.com

Typografiske konventioner

Tabel A-3: Typografiske konventioner
Viser de typografiske konventioner, som dette dokument bruger

Feedback-ikonet giver dig mulighed for at sende feedback til Altera om dokumentet. Metoder til indsamling af feedback varierer efter behov for hvert dokument

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus og Stratix-ord og -logoer er varemærker tilhørende Intel Corporation eller dets datterselskaber i USA og/eller andre lande. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
Andre navne og mærker kan hævdes som andres ejendom
101 Innovation Drive, San Jose, CA 95134, USA

Sidst opdateret til Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innovationsdrift
San Jose, CA 95134
www.altera.com

Dokumenter/ressourcer

ALTERA Arria 10 Hybrid Memory Cube Controller Design Eksample [pdfBrugervejledning Arria 10 Hybrid Memory Cube Controller Design Eksample, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example

Referencer

• Brugermanual