ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Das Hybrid Memory Cube Controller Design ExampDas Benutzerhandbuch enthält Informationen zum Design und zur Verwendung des HMC Controller-Hardwaredesigns.ample. Das Handbuch wurde für Quartus Prime Design Suite 16.0 aktualisiert und wurde zuletzt am 2. Mai 2016 aktualisiert.
Das Design ExampDer Quick Start Guide enthält schrittweise Anweisungen zum Kompilieren, Simulieren, Generieren und Testen des HMC-Controller-Designs.ampSiehe Abbildung 1-1 für eine Übersichtview der Entwicklungsschritte.

Design Bspample Beschreibung

Das HMC Controller Hardware-Design example enthält verschiedene Komponenten wie Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator und Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control und LEDs, Controller Status Interface, Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface und HMC Device. Das ExampFür den ordnungsgemäßen Betrieb auf dem Arria 10 GX FPGA Development Kit mit der HMC-Tochterkarte sind für das Design bestimmte Einstellungen erforderlich.

Weitere Informationen

Der Abschnitt „Zusätzliche Informationen“ enthält Details zur Verzeichnisstruktur für das generierte Design, z. B.ample, den Revisionsverlauf des Benutzerhandbuchs, die im Handbuch verwendeten typografischen Konventionen und wie Sie Intel für Support kontaktieren können.

Anweisungen zur Produktverwendung

Befolgen Sie die nachstehenden Anweisungen, um das HMC-Controller-Hardwaredesign zu verwenden, z. B.ampauf:

1. Kompilieren Sie das Design example mit einem Simulator
2. Führen Sie eine Funktionssimulation durch
3. Generieren Sie das Design zample
4. Kompilieren Sie das Design example mit Quartus Prime
5. Testen des Hardwaredesigns

Beachten Sie, dass die Hardware-Konfiguration und der Test files für das Design exampDateien befinden sich in /example_design/par, während die Simulation files befinden sich in /example_design/sim.

Um Ihnen zu helfen, die Verwendung des Hybrid Memory Cube Controller IP-Kerns zu verstehen, verfügt der Kern über einen simulierbaren Testbench und ein Hardware-Design-BeispielampDatei, die Kompilierung und Hardwaretests unterstützt. Wenn Sie das Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen. Sie können das kompilierte Design in das Intel® Arria® 10 GX FPGA Development Kit herunterladen.

Zugehörige Informationen
Hybrid Memory Cube Controller IP Core-Benutzerhandbuch

Design Bspample Verzeichnisstruktur

Die Hardwarekonfiguration und -test files (das Hardware-Design zample) befinden sich inample_design_install_dir>/example_design/par. Die Simulation files (Testbench nur für Simulation) befinden sich inample_design_install_dir>/example_design/sim.

Design Bspample Komponenten

Das HMC Controller Hardware-Design example enthält die folgenden Komponenten:

• HMC-Controller-IP-Core mit auf 125 MHz eingestelltem CDR-Referenztakt und mit Standardeinstellungen für RX-Mapping und TX-Mapping.
  Notiz: Das Design example erfordert diese Einstellungen, um auf dem Arria 10 GX FPGA Development Kit mit der HMC-Tochterkarte ordnungsgemäß zu funktionieren.
• Client-Logik, die die Programmierung des IP-Kerns sowie die Paketgenerierung und -prüfung koordiniert.
• JTAG Controller, der mit der Altera-Systemkonsole kommuniziert. Sie kommunizieren mit der Client-Logik über die Systemkonsole.

Listet den Schlüssel auf files, die die Ex implementierenampder Testbench.

/src/hmcc_example.sv	Top-Level-Hardware-Design example file.
/sim/hmcc_tb.sv	Top-Level file zur Simulation.
Testbench-Skripte Notiz: Verwenden Sie die bereitgestellten Makefile um diese Skripte zu generieren.
/sim/run_vsim.do	Das ModelSim-Skript zum Ausführen der Testbench.
/sim/run_vcs.sh	Das Synopsys VCS-Skript zum Ausführen der Testbench.
/sim/run_ncsim.sh	Das Cadence NCSim-Skript zum Ausführen der Testbench.

Generieren des Designs Bspample

Abbildung 1-5: BspampRegisterkarte „Design“ im Parametereditor des Hybrid Memory Cube Controllers

Befolgen Sie diese Schritte, um das Arria 10 Hardware-Design zu generieren.ampDatei und Testbench:

1. Wählen Sie im IP-Katalog (Tools > IP-Katalog) die Zielgerätefamilie Arria 10 aus.
2. Suchen und wählen Sie im IP-Katalog den Hybrid Memory Cube Controller aus. Das Fenster „Neue IP-Variante“ wird angezeigt.
3. Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variation an. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .qsys.
4. Sie müssen im Feld „Gerät“ ein bestimmtes Arria 10-Gerät auswählen oder das von der Quartus Prime-Software ausgewählte Standardgerät beibehalten.
5. Klicken Sie auf „OK“. Der IP-Parameter-Editor wird angezeigt.
6. Geben Sie auf der Registerkarte IP die Parameter für Ihre IP-Core-Variation an.
7. Auf der ExampWählen Sie auf der Registerkarte Design die folgenden Einstellungen für das Design aus, z. B.ampauf:
   1. Wählen Sie unter „Design auswählen“ die Option „HMCC-Tochterplatine“ aus.
   2. Zum Beispielampdas Design Files, wählen Sie die Option „Simulation“, um die Testbench zu generieren, und wählen Sie die Option „Synthese“, um das Hardware-Design ex zu generierenample.
   3. Für das generierte HDL-Format ist nur Verilog verfügbar.
   4. Wählen Sie für das Target Development Kit das Arria 10 GX FPGA Development Kit (Production Silicon).
      Notiz: Wenn Sie sich für dieses Kit entscheiden, wird das Hardware-Designample überschreibt Ihre vorherige Geräteauswahl mit dem Gerät auf der Zielplatine. Wenn Sie das Design generieren,ampDie Intel Quartus Prime Software erstellt Intel
      Quartus Prime-Projekt, Einstellungen und Pin-Zuweisungen für die ausgewählte Platine. Wenn die Software nicht auf eine bestimmte Platine abzielen soll, wählen Sie Keine.
8. Klicken Sie auf Ex generierenampSchaltfläche „Entwerfen“

Den Teststand verstehen

Altera bietet ein Design-Exampmit dem HMC Controller IP-Core. Das Design exampDie Datei steht sowohl für die Simulation Ihres IP-Cores als auch für die Kompilierung zur Verfügung.ample in der Simulation fungiert als HMC-Controller-IP-Core-Testbench.
Wenn Sie auf „Ex generieren“ klickenampWenn Sie im HMC Controller-Parametereditor le Design öffnen, generiert die Quartus Prime-Software eine Demo-Testbench. Der Parametereditor fordert Sie auf, den gewünschten Speicherort der Testbench anzugeben.
Um den Teststand zu simulieren, müssen Sie Ihr eigenes HMC-Bus-Funktionsmodell (BFM) bereitstellen. Altera testet das Design z. B.ample Testbench mit dem Micron Hybrid Memory Cube BFM. Der Testbench enthält kein I2C-Mastermodul, da das Micron HMC BFM kein I2C-Modul unterstützt und keine Konfiguration durch ein solches erfordert.
In der Simulation steuert der Teststand eine TX-PLL und die Datenpfadschnittstellen, um die folgende Aktionssequenz auszuführen:

1. Konfiguriert das HMC BFM mit der IP-Core-Datenrate und Kanalbreite des HMC-Controllers im Response Open Loop-Modus.
2. Stellt die Verbindung zwischen dem BFM und dem IP-Kern her.
3. Weist jeden der vier Ports des IP-Kerns an, vier Datenpakete an das BFM zu schreiben.
4. Weist den IP-Kern an, die Daten vom BFM zurückzulesen.
5. Überprüft, ob die gelesenen Daten mit den geschriebenen Daten übereinstimmen.
6. Wenn die Daten übereinstimmen, wird TEST_PASSED angezeigt.

Simulation des Designs Bspampdie Testbench
Abbildung 1-6: Verfahren

Gehen Sie folgendermaßen vor, um die Testbench zu simulieren:

1. Wechseln Sie in der Kommandozeile zumample>/sim-Verzeichnis.
2. Geben Sie „Make-Skripte“ ein.
3. Geben Sie je nach Simulator einen der folgenden Befehle ein:
4. Zu view Simulationsergebnisse:
   1. Wenn Sie die Testbench in einem der drei unterstützten Simulatoren ausführen, führt das Skript die Testbench-Sequenz aus und protokolliert die Simulatoraktivität inample-Verzeichnis>/example_design/sim/ .Protokoll. ist „vsim“, „ncsim“ oder „vcs“.
   2. Wenn Sie die Testbench in einem der drei unterstützten Simulatoren ausführen, generiert das Skript eine Wellenform file. Sie können den Befehl make ausführen _gui zum Laden der Wellenform in die simulatorspezifische Wellenform viewäh.
      Zu view die Wellenform file Geben Sie in Ihrem Simulator einen der folgenden Befehle ein:

      Simulator-Lizenz Mentor Graphics ModelSim	Befehlszeile mache vsim_gui	Wellenform File <design example-Verzeichnis>/example_design/sim/ mentor/hmcc_wf.wlf
      Visuelle Umgebung von Synopsys Discovery	Erstellen Sie vcs_gui	<design example-Verzeichnis>/example_design/sim/ hmcc_wf.vpd
      Trittfrequenz SimVision Wellenform	Erstellen Sie ncsim_gui	<design example-Verzeichnis>/example_design/sim/ cadence/hmcc_wf.shm
5. Analysieren Sie die Ergebnisse. Der erfolgreiche Testbench sendet und empfängt zehn Pakete pro Port und zeigt Test_PASSED an.

Aufstellung des Vorstandes

Richten Sie die Platine so ein, dass das Hardware-Design ausgeführt werden kann.ample.
Notiz: Stellen Sie sicher, dass die Stromversorgung ausgeschaltet ist, bevor Sie irgendwelche Einstellungen ändern.

1. Stellen Sie die DIP-Schalter auf der Tochterkarte wie folgt ein:
2. Stellen Sie den DIP-Schalter SW1 so ein, dass die Würfel-ID 0 angezeigt wird:
   

   Schalten	Funktion	Einstellung
   1	CUB[0]	Offen
   2	CUB[1]	Offen
   3	CUB[2]	Offen
   4	—	Ist mir egal

Stellen Sie den DIP-Schalter SW2 ein, um die Uhreinstellungen festzulegen:

Schalten	Funktion	Einstellung
1	CLK1_FSEL0	Offen (125 MHz)
2	CLK1_FSEL1	Offen (125 MHz)
3	CLK1_SEL	Offen (Kristall)
4	—	Ist mir egal

• Verbinden Sie die HMC-Tochterkarte mithilfe der Anschlüsse J10 und J8 der Tochterkarte mit dem Arria 10 FPGA Development Kit.
• Stellen Sie die Jumper auf dem Arria 10 GX FPGA Development Kit ein:
• Fügen Sie dem Jumper J8 Shunts hinzu, um 1.5 V als VCCIO-Einstellung für den FMC-Anschluss B auszuwählen.
• Fügen Sie dem Jumper J11 Shunts hinzu, um 1.8 V als VCCIO-Einstellung für den FMC-Anschluss A auszuwählen.

Kompilieren und Testen des Designs ExampDatei in Hardware

So erstellen und führen Sie einen Demonstrationstest für das Hardwaredesign ausampfolgen Sie diesen Schritten

1. Stellen Sie das Hardwaredesign sicher, zampDie Generierung ist abgeschlossen.
2. Öffnen Sie in der Quartus Prime-Software das Quartus Prime-Projektample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Klicken Sie im Kompilierungs-Dashboard auf „Design kompilieren“ (Intel Quartus Prime Pro Edition) oder wählen Sie „Verarbeitung“ > „Kompilierung starten“ (Intel Quartus Prime Standard Edition).
4. Nachdem Sie eine SOF-Datei generiert haben, folgen Sie diesen Schritten, um das Hardware-Design zu programmieren, z. B.ampDatei auf dem Arria 10-Gerät:
   1. Wählen Sie Extras > Programmierer.
   2. Klicken Sie im Programmer auf Hardware Setup.
   3. Wählen Sie ein Programmiergerät aus.
   4. Wählen und fügen Sie das Arria 10 GX FPGA Development Kit hinzu, mit dem Ihre Quartus Prime-Sitzung eine Verbindung herstellen kann.
   5. Stellen Sie sicher, dass Modus auf J eingestellt istTAG.
   6. Klicken Sie auf „Automatisch erkennen“ und wählen Sie ein beliebiges Gerät aus.
   7. Doppelklicken Sie auf das Gerät Arria 10.
   8. Öffnen Sie die SOF-Datei inample_design_install_dir>/example_design/par/ausgabe_ files,
      Notiz: Die Quartus Prime-Software ändert das Gerät zu dem in der .sof-Datei.
   9. Aktivieren Sie in der Zeile mit Ihrer .sof-Datei das Kontrollkästchen in der Spalte „Programmieren/Konfigurieren“.
   10. Klicken Sie auf „Start“.
   11. Nachdem die Software das Gerät mit dem Hardwaredesign konfiguriert hat,ampBeachten Sie die LEDs auf der Platine:
       1. Eine blinkende rote LED zeigt an, dass das Design läuft.
       2. Zwei grüne LEDs neben der rot blinkenden LED zeigen an, dass die HMC-Verbindung initialisiert und der Test bestanden ist.
       3. Eine rote LED neben der rot blinkenden LED bedeutet, dass der Test fehlgeschlagen ist.
   12. Optional. Verwenden Sie die Testumgebung der Systemkonsole, um zusätzliche Testausgaben zu beobachten.
       Notiz: Verwenden Sie die Systemkonsole, um Statussignale im Design zu überwachen, z. B.ample, wenn das Board über das J mit Ihrem Computer verbunden istTAG Schnittstelle. Die Systemkonsole zeigt den LED-Status der Karte zur Fernüberwachung, den Initialisierungsstatus für jeden Schritt und den Status des Anforderungsgenerators und des Antwortprüfers jedes Ports an. Die Systemkonsole bietet auch eine Schnittstelle zum Starten oder Neustarten des Tests.
       1. Wählen Sie „Extras“ > „Systemdebugging-Tools“ > „Systemkonsole“.
       2. Wählen Sie in der Systemkonsole File > Skript ausführen.
       3. Öffnen Sie die file <Bspample_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. Die Software lädt die grafische Testausgabe. Wählen Sie „Neu starten“, um den Test erneut auszuführen.

Kompilieren und Testen des Designs ExampDatei in Hardware

Hybrides Memory Cube-Controller-Design

Design Bspample Beschreibung

Das Design zample demonstriert die Funktionalität des Hybrid Memory Cube Controller IP-Kerns. Sie können das Design aus dem Ex generierenampRegisterkarte „Design“ der grafischen Benutzeroberfläche (GUI) des Hybrid Memory Cube Controllers im IP-Parameter-Editor.

Merkmale

• I2C-Master und I2C-Initialisierungszustandsmaschine für HMC-Tochterkarte und HMC-Konfiguration
• ATX PLL und Transceiver-Neukalibrierungszustandsmaschine
• Anfragegenerator
• Anforderungsmonitor
• Systemkonsolenschnittstelle

Hardware- und Softwareanforderungen
Altera verwendet die folgende Hardware und Software, um das Design zu testen, z. B.ampauf:

• Intel Quartus Prime-Software
• Systemkonsole
• ModelSim-AE, Modelsim-SE, NCsim (nur Verilog HDL) oder VCS-Simulator
• Arria 10 GX FPGA-Entwicklungskit
• HMC Tochterkarte

Funktionsbeschreibung

Altera bietet eine kompilierungsbereite Design-Beispielampmit dem HMC Controller IP-Core. Dieses Design example zielt auf das Arria 10 GX FPGA Development Kit mit einer HMC-Tochterkarte ab, die über die FMC-Anschlüsse verbunden ist.
Sie können das Design als Beispiel verwendenample für die korrekte Verbindung Ihres IP-Kerns mit Ihrem Design oder als Starterdesign, das Sie an Ihre eigenen Designanforderungen anpassen können. Das Design example enthält ein I2C-Mastermodul, ein PLL/CDR-Neukalibrierungsmodul, einen externen Transceiver-PLL-IP-Core und eine Logik zum Generieren und Überprüfen von Transaktionen. Das Design exampEs wird von einem Micron HMC 15G-SR HMC-Gerät ausgegangen, einemurlTintengerät, auf der Tochterkarte. Das Design example enthält eine Instanz des IP-Kerns und stellt eine Verbindung zu einem einzelnen Link auf dem HMC-Gerät her. Abbildung 2-1: HMC Controller Design Exampdas Blockdiagramm

Nachdem Sie das Arria 10 FPGA mit dem Design ex konfiguriert habenampDer I2C-Controller konfiguriert die integrierten Taktgeneratoren und das HMC-Gerät. Nach Abschluss der Kalibrierung wird das Design example kalibriert die ATX-PLL. Im Betrieb generiert der Request-Generator Lese- und Schreibbefehle, die der HMC-Controller-IP-Core dann verarbeitet. Der Request-Monitor erfasst die Antworten des IP-Cores und prüft diese auf Korrektheit.

Schnittstellensignale
Tabelle 2-1: HMC Controller IP Core Design Example Signale

Signalname clk_50	Richtung Eingang	Breite (Bits) 1	Beschreibung 50 MHz Eingangstakt.
hssi_refclk	Eingang	1	CDR-Referenztakt für HMC- und HMCC-IP-Kern.

Signalname hmc_lxrx	Richtung Eingang	Breite (Bits) Kanalanzahl (16 oder 8)	Beschreibung Empfangspins des FPGA-Transceivers.
hmc_lxtx	Ausgabe	Kanalanzahl (16 oder 8)	Übertragungspins des FPGA-Transceivers.
hmc_ctrl_lxrxps	Eingang	1	Energiesparsteuerung für FPGA-Transceiver.
hmc_ctrl_lxtxps	Ausgabe	1	Energiesparsteuerung des HMC-Transceivers.
hmc_ctrl_ferr_n	Eingang	1	HMC FERR_N-Ausgabe.
hmc_ctrl_p_rst_n	Ausgabe	1	HMC P_RST_N-Eingang.
hmc_ctrl_scl	Bidirektional	1	HMC I2C-Konfigurationsuhr.
hmc_ctrl_sda	Bidirektional	1	HMC I2C-Konfigurationsdaten.
fmc0_scl	Ausgabe	1	Unbenutzt. Auf Low-Pegel geschaltet, um die FPGA-E/A-Pins vor dem 3.3-V-Pullup auf der Tochterkarte zu schützen.
fmc0_sda	Ausgabe	1	Unbenutzt. Auf Low-Pegel geschaltet, um die FPGA-E/A-Pins vor dem 3.3-V-Pullup auf der Tochterkarte zu schützen.
Druckknopf	Eingang	1	Drucktasteneingang zum Zurücksetzen verwendet.
Herzschlag	Ausgabe	1	Heartbeat-LED-Ausgabe.
link_init_complete_n	Ausgabe	1	LED-Ausgabe zur Fertigstellung der Verbindungsinitialisierung.
test_bestanden_n	Ausgabe	1	Test der LED-Ausgabe bestanden.
test_failed_n	Ausgabe	1	Test der LED-Ausgabe fehlgeschlagen.

Design Bspample Karte registrieren
Tabelle 2-2: HMC Controller IP Core Design Example Karte registrieren

Durch das Schreiben in diese Register wird das Design zurückgesetzt.

Gebisse 1:0	Feldname Anzahl der Ports	Typ RO	Wert beim Zurücksetzen Variiert	Beschreibung Anzahl der Ports für die IP-Core-Instanz.
7:2	Reserviert	RO	0 x 00

Tabelle 2-4: BOARD_LEDs-Register
Dieses Register spiegelt den Status der LEDs der Platine wider

Gebisse 0	Feldname Im Test durchgefallen	Typ RO	Wert beim Zurücksetzen 0 x 00	Beschreibung Im Test durchgefallen.
1	Test bestanden	RO	0 x 00	Test bestanden.
2	HMCC-Link-Initialisierung abgeschlossen	RO	0 x 00	HMC-Link-Initialisierung abgeschlossen und bereit für den Datenverkehr.
3	Herzschlag	RO	0 x 00	Schaltet um, wenn das Design ausgeführt wird.
7:4	Reserviert	RO	0 x 00

Tabelle 2-5: TEST_INITIALIZATION_STATUS-Register

Gebisse 0	Feldname I2C-Taktgeneratorsatz	Typ RO	Wert beim Zurücksetzen 0 x 00	Beschreibung On-Board-Taktgeneratoren konfiguriert.
1	Neukalibrierung von ATX PLL und Transceiver abgeschlossen	RO	0 x 00	ATX-PLL und Transceiver auf den Eingangstakt neu kalibriert.
2	I2C-HMC Konfiguration abgeschlossen	RO	0 x 00	HMC-Gerätekonfiguration über I2C abgeschlossen.
3	HMC-Link-Initialisierung abgeschlossen	RO	0 x 00	HMC-Link-Initialisierung abgeschlossen und bereit für den Datenverkehr.
7:4	Reserviert	RO	0 x 00

Tabelle 2-6: PORT_STATUS-Register

Gebisse 0	Feldname Port 0 Anfragen OK	Typ RO	Wert beim Zurücksetzen 0 x 00	Beschreibung Anforderungsgenerierung für Port 0 abgeschlossen.
1	Port 0 Antworten OK	RO	0 x 00	Die Antwortprüfung für Port 0 war erfolgreich.
2	Port 1 Anfragen OK	RO	0 x 00	Anforderungsgenerierung für Port 1 abgeschlossen.
3	Port 1 Antworten OK	RO	0 x 00	Die Antwortprüfung für Port 1 war erfolgreich.

Gebisse 4	Feldname Port 2 Anfragen OK	Typ RO	Wert beim Zurücksetzen 0 x 00	Beschreibung Anforderungsgenerierung für Port 2 abgeschlossen.
5	Port 2 Antworten OK	RO	0 x 00	Die Antwortprüfung für Port 2 war erfolgreich.
6	Port 3 Anfragen OK	RO	0 x 00	Anforderungsgenerierung für Port 3 abgeschlossen.
7	Port 4 Antworten OK	RO	0 x 00	Die Antwortprüfung für Port 3 war erfolgreich.

Weitere Informationen

HMC Controller Design Example Versionsverlauf des Benutzerhandbuchs
Tabelle A-1: ​​Revisionsverlauf des Dokuments
Fasst die neuen Funktionen und Änderungen im Design zusammenampBenutzerhandbuch für den HMC-Controller-IP-Core.

Datum	ACDS Version	Änderungen
2016.05.02	16.0	Erstveröffentlichung.

So kontaktieren Sie Intel
Tabelle A-2: So erreichen Sie Intel
Aktuelle Informationen zu Intel-Produkten finden Sie in dieser Tabelle. Sie können sich auch an Ihr lokales Intel-Verkaufsbüro oder Ihren Vertriebsmitarbeiter wenden.

Kontakt	Kontaktmöglichkeit	Adresse
Technische Unterstützung	WebWebsite	www.altera.com/support
Technische Schulung	WebWebsite	www.altera.com/training
	E-Mail	FPGATraining@intel.com
Produktliteratur	WebWebsite	www.altera.com/literatur
Nichttechnischer Support: allgemein	E-Mail	nacomp@altera.com

Kontakt   Nichttechnischer Support: Softwarelizenzierung

Kontaktmöglichkeit   E-Mail

Adresse   authorization@altera.com

Zugehörige Informationen

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literatur
• nacomp@altera.com
• authorization@altera.com

Typografische Konventionen

Tabelle A-3: Typografische Konventionen
Listet die typografischen Konventionen auf, die in diesem Dokument verwendet werden

Über das Feedback-Symbol können Sie Feedback zum Dokument an Altera senden. Die Methoden zum Sammeln von Feedback variieren je nach Dokument.

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo sowie die Wörter und Logos Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus und Stratix sind Marken der Intel Corporation oder ihrer Tochtergesellschaften in den USA und/oder anderen Ländern. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit und ohne Vorankündigung Änderungen an Produkten und Dienstleistungen vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung der hierin beschriebenen Informationen, Produkte oder Dienstleistungen ergibt, sofern dies nicht ausdrücklich schriftlich von Intel vereinbart wurde. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beziehen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Bestellungen für Produkte oder Dienstleistungen aufgeben.
Andere Namen und Marken können als Eigentum Dritter beansprucht werden.
101 Innovation Drive, San Jose, CA 95134

Zuletzt aktualisiert für die Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101-Innovationsoffensive
San Jose, Kalifornien 95134
Www.altera.com

Dokumente / Ressourcen

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Benutzerhandbuch Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Beispielample, Controller Design Example, Design Bspample

Verweise

• Bedienungsanleitung