ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Id-Disinn tal-Kontrollur tal-Kubu tal-Memorja Ibrida Eżample Gwida għall-Utent tipprovdi informazzjoni dwar id-disinn u l-użu tad-disinn tal-ħardwer tal-Kontrollur HMC example. Il-gwida hija aġġornata għal Quartus Prime Design Suite 16.0 u ġiet aġġornata l-aħħar fit-2 ta’ Mejju 2016.
Id-Disinn Example Quick Start Guide tipprovdi struzzjonijiet pass pass għall-kompilazzjoni, simulazzjoni, ġenerazzjoni, u ttestjar tad-disinn tal-Kontrollur HMC example. Irreferi għall-Figura 1-1 għal fuqview tal-passi tal-iżvilupp.

Disinn Eżample Deskrizzjoni

Id-disinn tal-ħardwer tal-Kontrollur HMC example jinkludi diversi komponenti bħal Bord Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Magni ta 'l-Istat ta' Inizjalizzazzjoni, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Interface ta 'Rikonfigurazzjoni ta' Transceiver Arria 10, u Apparat HMC. L-exampId-disinn tal-le jeħtieġ settings speċifiċi biex jaħdem sew fuq l-Arria 10 GX FPGA Development Kit bil-card bint HMC.

Informazzjoni Addizzjonali

It-taqsima Informazzjoni Addizzjonali tipprovdi dettalji dwar l-istruttura tad-direttorju għad-disinn iġġenerat example, l-istorja tar-reviżjoni tal-gwida għall-utent, konvenzjonijiet tipografiċi użati fil-gwida, u kif tikkuntattja lil Intel għall-appoġġ.

Istruzzjonijiet għall-Użu tal-Prodott

Segwi l-istruzzjonijiet hawn taħt biex tuża d-disinn tal-ħardwer tal-Kontrollur HMC example:

1. Iġbor id-disinn example bl-użu ta' simulatur
2. Wettaq simulazzjoni funzjonali
3. Iġġenera d-disinn example
4. Iġbor id-disinn example bl-użu ta' Quartus Prime
5. Ittestja d-disinn tal-ħardwer

Innota li l-konfigurazzjoni tal-ħardwer u t-test files għad-disinn example jinsabu f'/example_design/par, filwaqt li s-simulazzjoni files jinsabu f'/example_design/sim.

Biex tgħinek tifhem kif tuża l-qalba IP tal-Kontrollur tal-Kubu tal-Memorja Ibrida, il-qalba għandha testbench simulabbli u disinn tal-ħardwer example li jappoġġja l-kumpilazzjoni u l-ittestjar tal-ħardwer. Meta tiġġenera d-disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer. Tista' tniżżel id-disinn miġbur għall-Intel® Arria® 10 GX FPGA Development Kit.

Informazzjoni Relatata
Gwida għall-Utent IP Core tal-Kontrollur tal-Kubi tal-Memorja Ibrida

Disinn Eżample Struttura tad-Direttorju

Il-konfigurazzjoni tal-ħardwer u t-test files (id-disinn tal-ħardwer example) jinsabu fiample_ design_install_dir>/example_design/par. Is-simulazzjoni files (testbank għal simulazzjoni biss) jinsabu fiample_design_install_dir>/example_design/sim.

Disinn Eżample Komponenti

Id-disinn tal-ħardwer tal-Kontrollur HMC example tinkludi l-komponenti li ġejjin:

• Il-qalba tal-IP tal-Kontrollur tal-HMC b'arloġġ ta' referenza tas-CDR issettjat għal 125 MHz u b'issettjar ta' mapping RX u mapping TX default.
  Nota: Id-disinn example teħtieġ li dawn is-settings joperaw sew fuq l-Arria 10 GX FPGA Development Kit bil-card bint HMC.
• Loġika tal-klijent li tikkoordina l-ipprogrammar tal-qalba tal-IP, u l-ġenerazzjoni u l-iċċekkjar tal-pakketti.
• JTAG kontrollur li jikkomunika mal-Console tas-Sistema Altera. Inti tikkomunika mal-loġika tal-klijent permezz tas-System Console.

Jelenka ċ-ċavetta files li jimplimentaw l-example testbench.

/src/hmcc_example.sv	Disinn tal-ħardwer tal-ogħla livell example file.
/sim/hmcc_tb.sv	L-ogħla livell file għas-simulazzjoni.
Testbench Scripts Nota: Uża l-Għamla pprovdutafile biex tiġġenera dawn l-iskripts.
/sim/run_vsim.do	L-iskript ModelSim biex iħaddem it-testbench.
/sim/run_vcs.sh	L-iskrittura Synopsys VCS biex tmexxi t-testbench.
/sim/run_ncsim.sh	L-iskrittura Cadence NCSim biex tmexxi t-testbench.

Ġenerazzjoni tad-Disinn Eżample

Figura 1-5: Eżample Tab tad-Disinn fl-Editur tal-Parametru tal-Kontrollur tal-Kubu tal-Memorja Ibrida

Segwi dawn il-passi biex tiġġenera d-disinn tal-ħardwer Arria 10 example u testbench:

1. Fil-Katalgu IP (Għodda > Katalgu IP), agħżel il-familja ta 'apparat fil-mira Arria 10.
2. Fil-Katalgu IP, sib u agħżel Hybrid Memory Cube Controller. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .qsys.
4. Trid tagħżel apparat speċifiku Arria 10 fil-qasam Apparat, jew iżżomm l-apparat default li jagħżel is-softwer Quartus Prime.
5. Ikklikkja OK. Jidher l-editur tal-parametru IP.
6. Fuq it-tab IP, speċifika l-parametri għall-varjazzjoni tal-qalba tal-IP tiegħek.
7. Fuq l-Eżample Tab tad-disinn, agħżel is-settings li ġejjin għad-disinn example:
   1. Għal Agħżel Disinn, agħżel l-għażla HMCC Daughter Board.
   2. Għal Eżample Disinn Files, agħżel l-għażla Simulazzjoni biex tiġġenera t-testbench, u agħżel l-għażla Sintesi biex tiġġenera d-disinn tal-ħardwer example.
   3. Għall-Format HDL Ġenerat, Verilog biss huwa disponibbli.
   4. Għal Target Development Kit agħżel l-Arria 10 GX FPGA Development Kit (Production Silicon).
      Nota: Meta tagħżel dan il-kit, id-disinn tal-ħardwer example jissostitwixxi l-għażla tal-apparat preċedenti tiegħek mal-apparat fuq il-bord tal-mira. Meta tiġġenera d-disinn example, is-softwer Intel Quartus Prime joħloq Intel
      Proġett Quartus Prime, setting, u assenjazzjonijiet tal-pin għall-bord li għażilt. Jekk ma tridx li s-softwer jimmira bord speċifiku, agħżel Xejn.
8. Ikklikkja l-Iġġenera Example buttuna Disinn

Nifhmu t-Testbench

Altera jipprovdi disinn example bil-qalba tal-IP tal-Kontrollur HMC. Id-disinn example hija disponibbli kemm għas-simulazzjoni tal-qalba tal-IP tiegħek kif ukoll għall-kumpilazzjoni. Id-disinn example fis-simulazzjoni jiffunzjona bħala l-HMC Controller IP core testbench.
Jekk tikklikkja Iġġenera Example Disinn fl-editur tal-parametri tal-Kontrollur HMC, is-softwer Quartus Prime jiġġenera testbench ta' dimostrazzjoni. L-editur tal-parametri iqanqlek għall-post mixtieq tat-testbench.
Biex tissimula l-bank tat-test, trid tipprovdi l-mudell funzjonali tal-bus HMC tiegħek (BFM). Altera tittestja d-disinn example testbench mal-Micron Hybrid Memory Cube BFM. It-testbench ma jinkludix modulu prinċipali I2C, minħabba li l-Micron HMC BFM ma jappoġġjax u ma jeħtieġx konfigurazzjoni minn modulu I2C.
F'simulazzjoni, il-bank tat-test jikkontrolla TX PLL u l-interfaces tal-mogħdija tad-dejta biex iwettaq is-sekwenza ta' azzjonijiet li ġejja:

1. Jikkonfigura l-HMC BFM bir-rata tad-dejta tal-qalba tal-IP tal-Kontrollur tal-HMC u l-wisa' tal-kanal, fil-Modalità Loop Miftuħ ta' Rispons.
2. Jistabbilixxi r-rabta bejn il-BFM u l-qalba tal-IP.
3. Tidderieġi kull wieħed mill-erba 'portijiet tal-qalba tal-IP biex jikteb erba' pakketti ta 'dejta lill-BFM.
4. Tidderieġi l-qalba tal-IP biex taqra lura d-dejta mill-BFM.
5. Jiċċekkja li d-dejta tal-qari taqbel mad-dejta tal-kitba.
6. Jekk id-dejta taqbel, turi TEST_PASSED.

Simulazzjoni tad-Disinn Eżample Testbench
Figura 1-6: Proċedura

Segwi dawn il-passi biex tissimula l-bank tat-test:

1. Fil-linja tal-kmand, ibdel għall-ampdirettorju le>/sim.
2. Ittajpja make scripts.
3. Ittajpja wieħed mill-kmandi li ġejjin, skont is-simulatur tiegħek:
4. Biex view riżultati tas-simulazzjoni:
   1. Meta tmexxi t-testbench fi kwalunkwe mit-tliet simulaturi appoġġjati, l-iskrittura tesegwixxi s-sekwenza tat-testbench u tirreġistra l-attività tas-simulatur fiample direttorju>/eżample_ design/sim/ .zokk maqtugħ. hija “vsim”, “ncsim”, jew “vcs”.
   2. Meta tmexxi t-testbench fi kwalunkwe mit-tliet simulaturi appoġġjati, l-iskript jiġġenera forma tal-mewġ file. Tista 'tmexxi l-kmand make _gui biex jgħabbi l-forma tal-mewġ fil-forma tal-mewġ speċifika għas-simulatur viewer.
      Biex view il-forma tal-mewġ file fis-simulatur tiegħek, ikteb wieħed mill-kmandi li ġejjin:

      Liċenzja ta' Simulatur Mentor Grafika ModelSim	Linja tal-Kmand tagħmel vsim_gui	Forma tal-mewġ File <design example direttorju>/eżample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Ambjent Viżwali	tagħmel vcs_gui	<design example direttorju>/eżample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	tagħmel ncsim_gui	<design example direttorju>/eżample_design/sim/cadence/hmcc_wf.shm
5. Analizza r-riżultati. Il-bank tat-test b’suċċess jibgħat u jirċievi għaxar pakketti għal kull port, u juri Test_PASSED”

Twaqqif tal-Bord

Waħħal il-bord biex imexxi d-disinn tal-ħardwer example.
Nota: Kun żgur li l-enerġija tkun mitfija qabel ma tibdel xi settings.

1. Issettja l-iswiċċijiet DIP fuq il-karta bint kif ġej:
2. Issettja DIP switch SW1 biex tindika l-ID tal-kubu 0:
   

   Aqleb	Funzjoni	L-issettjar
   1	CUB[0]	Miftuħa
   2	CUB[1]	Miftuħa
   3	CUB[2]	Miftuħa
   4	—	Ma jimpurtax

Issettja DIP switch SW2 biex tispeċifika l-issettjar tal-arloġġ:

Aqleb	Funzjoni	L-issettjar
1	CLK1_FSEL0	Miftuħ (125 MHz)
2	CLK1_FSEL1	Miftuħ (125 MHz)
3	CLK1_SEL	Miftuħ (kristall)
4	—	Ma jimpurtax

• Qabbad il-karta bint HMC mal-Kit ta' Żvilupp Arria 10 FPGA billi tuża l-konnetturi J8 u J10 tal-karta bint.
• Issettja l-jumpers fuq l-Arria 10 GX FPGA Development Kit:
• Żid shunts mal-jumper J8 biex tagħżel 1.5 V bħala l-issettjar VCCIO għall-konnettur B FMC.
• Żid shunts mal-jumper J11 biex tagħżel 1.8 V bħala l-issettjar VCCIO għall-konnettur FMC A.

Il-kumpilazzjoni u l-ittestjar tad-Disinn Eżample fil-Ħardwer

Biex tiġbor u tmexxi test ta' dimostrazzjoni fuq id-disinn tal-ħardwer example, segwi dawn il-passi

1. Tiżgura disinn tal-ħardwer exampil-ġenerazzjoni hija kompluta.
2. Fis-softwer Quartus Prime, iftaħ il-proġett Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Fid-Dashboard tal-Kompilazzjoni, ikklikkja Ikkumpila Disinn (Intel Quartus Prime Pro Edition) jew agħżel Ipproċessar > Ibda l-Kompilazzjoni (Intel Quartus Prime Standard Edition).
4. Wara li tiġġenera .sof, segwi dawn il-passi biex tipprogramma d-disinn tal-ħardwer example fuq l-apparat Arria 10:
   1. Agħżel Għodda > Programmatur.
   2. Fil-Programmer, ikklikkja Hardware Setup.
   3. Agħżel apparat ta 'programmar.
   4. Agħżel u żid l-Arria 10 GX FPGA Development Kit li miegħu tista' tikkonnettja s-sessjoni ta' Quartus Prime tiegħek.
   5. Kun żgur li l-Modalità hija ssettjata għal JTAG.
   6. Ikklikkja Auto Detect u agħżel kwalunkwe apparat.
   7. Ikklikkja darbtejn l-apparat Arria 10.
   8. Iftaħ il-.sof inample_design_install_dir>/example_design/par/output_ files,
      Nota: Is-softwer Quartus Prime jibdel l-apparat għal dak fil-.sof.
   9. Fir-ringiela bil-.sof tiegħek, iċċekkja l-kaxxa fil-kolonna Program/Configure.
   10. Ikklikkja Ibda.
   11. Wara li s-softwer jikkonfigura l-apparat bid-disinn tal-ħardwer example, osserva l-LEDs tal-bord:
       1. LED aħmar li jteptep ifisser li d-disinn qed jaħdem.
       2. Żewġ LEDs ħodor ħdejn l-LED aħmar li jteptep ifisser li l-link HMC huwa inizjalizzat u t-test għadda.
       3. LED aħmar wieħed ħdejn l-LED aħmar li jteptep ifisser li t-test falla.
   12. Fakultattiv. Uża l-bank tat-test tal-Console tas-Sistema biex tosserva output tat-test addizzjonali.
       Nota: Uża s-System Console biex tissorvelja s-sinjali tal-istatus fid-disinn example meta l-bord ikun imqabbad mal-kompjuter tiegħek permezz tal-JTAG interface. Is-System Console turi l-istatus LED tal-bord għal monitoraġġ mill-bogħod, l-istatus ta 'inizjalizzazzjoni għal kull pass, u l-istatus tal-ġeneratur tat-talba ta' kull port u kontrollur tar-rispons. Is-System Console tipprovdi wkoll interface biex tibda jew terġa 'tibda t-test.
       1. Agħżel Għodda > Għodod tad-Debugging tas-Sistema > Console tas-Sistema.
       2. Fil-Console tas-Sistema, agħżel File > Eżegwixxi Script.
       3. Iftaħ il- file <eżample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Is-softwer jgħabbi l-output tat-test grafiku. Agħżel Ibda mill-ġdid biex terġa' tmexxi t-test.

Il-kumpilazzjoni u l-ittestjar tad-Disinn Eżample fil-Ħardwer

Disinn tal-Kontrollur tal-Kubu tal-Memorja Ibrida

Disinn Eżample Deskrizzjoni

Id-disinn example juri l-funzjonalità tal-qalba tal-IP tal-Kontrollur tal-Kubi tal-Memorja Ibrida. Tista 'tiġġenera d-disinn mill-Example Tab tad-disinn tal-interface grafika tal-utent (GUI) tal-Kontrollur tal-Kubi tal-Memorja Ibrida fl-editur tal-parametri IP.

Karatteristiċi

• I2C master u magna tal-istat tal-inizjalizzazzjoni I2C għall-karta bint HMC u l-konfigurazzjoni tal-HMC
• ATX PLL u magna tal-istat tar-rikalibrazzjoni tat-transceiver
• Talba ġeneratur
• Talba monitor
• Interfaċċja tal-Console tas-Sistema

Ħtiġijiet ta' ħardwer u softwer
Altera juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example:

• Softwer Intel Quartus Prime
• Console tas-Sistema
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL biss), jew simulatur VCS
• Arria 10 GX FPGA Development Kit
• Karta bint HMC

Deskrizzjoni Funzjonali

Altera tipprovdi disinn lest għall-kumpilazzjoni example bil-qalba tal-IP tal-Kontrollur HMC. Dan id-disinn example timmira l-Arria 10 GX FPGA Development Kit b'karta bint HMC konnessa permezz tal-konnetturi FMC.
Tista 'tuża d-disinn bħala example għal konnessjoni korretta tal-qalba tal-IP tiegħek mad-disinn tiegħek, jew bħala disinn tal-bidu tista 'tippersonalizza għar-rekwiżiti tad-disinn tiegħek stess. Id-disinn example jinkludi modulu kaptan I2C, modulu ta 'rikalibrazzjoni PLL/CDR, transceiver estern PLL IP core, u loġika biex tiġġenera u tiċċekkja t-tranżazzjonijiet. Id-disinn example tassumi apparat Micron HMC 15G-SR HMC, li huwa fourlapparat tal-linka, fuq il-karta bint. Id-disinn example jinkludi eżempju wieħed tal-qalba tal-IP u jgħaqqad ma' link wieħed fuq l-apparat HMC. Figura 2-1: Disinn tal-Kontrollur HMC Eżample Block Diagram

Wara li tikkonfigura l-Arria 10 FPGA bid-disinn example, il-kontrollur I2C jikkonfigura l-ġeneraturi tal-arloġġ abbord u l-apparat HMC. Meta titlesta l-kalibrazzjoni, id-disinn example tikkalibra l-PLL ATX. Waqt it-tħaddim, il-ġeneratur tat-talba jiġġenera kmandi tal-qari u tal-kitba li l-qalba tal-IP tal-Kontrollur tal-HMC imbagħad tipproċessa. Il-monitor tat-talba jaqbad it-tweġibiet mill-qalba tal-IP u jiċċekkjahom għall-korrettezza.

Sinjali tal-Interface
Tabella 2-1: Disinn tal-qalba tal-IP tal-Kontrollur HMC Eżample Sinjali

Isem tas-Sinjal clk_50	Direzzjoni Input	Wisa' (Bits) 1	Deskrizzjoni Arloġġ ta' input ta' 50 MHz.
hssi_refclk	Input	1	Arloġġ ta' referenza CDR għal HMC u HMCC IP core.

Isem tas-Sinjal hmc_lxrx	Direzzjoni Input	Wisa' (Bits) Għadd tal-Kanali (16 jew 8)	Deskrizzjoni transceiver FPGA jirċievu labar.
hmc_lxtx	Output	Għadd tal-Kanali (16 jew 8)	Transceiver FPGA jittrasmetti pins.
hmc_ctrl_lxrxps	Input	1	FPGA transceiver enerġija ħlief kontroll.
hmc_ctrl_lxtxps	Output	1	HMC transceiver jiffrankaw l-enerġija kontroll.
hmc_ctrl_ferr_n	Input	1	Ħruġ HMC FERR_N.
hmc_ctrl_p_rst_n	Output	1	Input tal-HMC P_RST_N.
hmc_ctrl_scl	Bi-Direzzjonali	1	Arloġġ tal-konfigurazzjoni HMC I2C.
hmc_ctrl_sda	Bi-Direzzjonali	1	Dejta tal-konfigurazzjoni tal-HMC I2C.
fmc0_scl	Output	1	Mhux użat. Misjuqa baxx biex tipproteġi l-labar I/O FPGA mill-pulup 3.3 V fuq il-karta bint.
fmc0_sda	Output	1	Mhux użat. Misjuqa baxx biex tipproteġi l-labar I/O FPGA mill-pulup 3.3 V fuq il-karta bint.
push_button	Input	1	Imbotta l-input tal-buttuna użata għar-reset.
heart_beat_n	Output	1	Output LED ta 'taħbit tal-qalb.
link_init_complete_n	Output	1	Link initialization komplet output LED.
test_passed_n	Output	1	It-test għadda LED output.
test_failed_n	Output	1	Test tal-output LED fallut.

Disinn Eżample Reġistru Mappa
Tabella 2-2: Disinn tal-qalba tal-IP tal-Kontrollur HMC Eżample Reġistru Mappa

Il-kitba f'dawn ir-reġistri tirreset id-disinn.

Bits 1:0	Isem tal-Qasam Għadd tal-Port	Tip RO	Valur fuq Irrisettja Tvarja	Deskrizzjoni Numru ta' portijiet għall-istanza ewlenija tal-IP.
7:2	Riżervat	RO	0x00

Tabella 2-4: BOARD_LEDs Reġistru
Dan ir-reġistru jirrifletti l-istatus tal-LEDs tal-bord

Bits 0	Isem tal-Qasam It-test falla	Tip RO	Valur fuq Irrisettja 0x00	Deskrizzjoni It-test falla.
1	Test Għadda	RO	0x00	Test għadda.
2	Inizjalizzazzjoni tal-Link tal-HMCC Tlesta	RO	0x00	Inizjalizzazzjoni tal-link HMC kompluta u lesta għat-traffiku.
3	Taħbit tal-qalb	RO	0x00	Toggles meta d-disinn ikun qed jaħdem.
7:4	Riżervat	RO	0x00

Tabella 2-5: TEST_INITIALIZATION_STATUS Reġistru

Bits 0	Isem tal-Qasam Sett tal-Ġeneratur tal-Arloġġ I2C	Tip RO	Valur fuq Irrisettja 0x00	Deskrizzjoni Ġeneraturi ta' l-arloġġ abbord konfigurati.
1	ATX PLL u Rikalibrazzjoni tat-Transceiver Tlesta	RO	0x00	ATX PLL u transceivers kalibrati mill-ġdid għall-arloġġ tad-dħul.
2	I2C HMC Konfigurazzjoni Tlesta	RO	0x00	Konfigurazzjoni tat-tagħmir HMC fuq I2C kompluta.
3	Inizjalizzazzjoni tal-Link tal-HMC Tlesta	RO	0x00	Inizjalizzazzjoni tal-link HMC kompluta u lesta għat-traffiku.
7:4	Riżervat	RO	0x00

Tabella 2-6: Reġistru PORT_STATUS

Bits 0	Isem tal-Qasam Port 0 Talbiet OK	Tip RO	Valur fuq Irrisettja 0x00	Deskrizzjoni Ġenerazzjoni tat-talba tal-port 0 lesta.
1	Port 0 Risposti OK	RO	0x00	Il-kontroll tar-rispons tal-port 0 għadda.
2	Port 1 Talbiet OK	RO	0x00	Ġenerazzjoni tat-talba tal-port 1 lesta.
3	Port 1 Risposti OK	RO	0x00	Il-kontroll tar-rispons tal-port 1 għadda.

Bits 4	Isem tal-Qasam Port 2 Talbiet OK	Tip RO	Valur fuq Irrisettja 0x00	Deskrizzjoni Ġenerazzjoni tat-talba tal-port 2 lesta.
5	Port 2 Risposti OK	RO	0x00	Il-kontroll tar-rispons tal-port 2 għadda.
6	Port 3 Talbiet OK	RO	0x00	Ġenerazzjoni tat-talba tal-port 3 lesta.
7	Port 4 Risposti OK	RO	0x00	Il-kontroll tar-rispons tal-port 3 għadda.

Informazzjoni Addizzjonali

Disinn tal-Kontrollur HMC Eżample Storja ta' Reviżjoni tal-Gwida għall-Utent
Tabella A-1: ​​Storja tar-Reviżjoni tad-Dokument
Jiġbor fil-qosor il-karatteristiċi ġodda u l-bidliet fid-disinn exampgwida għall-utent għall-qalba tal-IP tal-Kontrollur HMC.

Data	Verżjoni ACDS	Bidliet
2016.05.02	16.0	Rilaxx inizjali.

Kif Tikkuntattja lil Intel
Tabella A-2: Kif Tikkuntattja lil Intel
Biex issib l-aktar informazzjoni aġġornata dwar il-prodotti Intel, irreferi għal din it-tabella. Tista' wkoll tikkuntattja lill-uffiċċju lokali tal-bejgħ Intel jew lir-rappreżentant tal-bejgħ tiegħek.

Kuntatt	Metodu ta 'Kuntatt	Indirizz
Appoġġ tekniku	Websit	www.altera.com/support
Taħriġ tekniku	Websit	www.altera.com/training
	Email	FPGATraining@intel.com
Letteratura tal-prodott	Websit	www.altera.com/literature
Appoġġ mhux tekniku: ġenerali	Email	nacomp@altera.com

Kuntatt   Appoġġ mhux tekniku: liċenzjar tas-softwer

Metodu ta 'Kuntatt   Email

Indirizz   authorization@altera.com

Informazzjoni Relatata

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Konvenzjonijiet Tipografiċi

Tabella A-3: Konvenzjonijiet Tipografiċi
Jelenka l-konvenzjonijiet tipografiċi li juża dan id-dokument

L-ikona Feedback tippermettilek li tissottometti feedback lil Altera dwar id-dokument. Il-metodi għall-ġbir tal-feedback ivarjaw kif xieraq għal kull dokument

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Il-kliem u l-logos Intel, il-logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus u Stratix huma trademarks ta’ Intel Corporation jew is-sussidjarji tagħha fl-Istati Uniti u/jew pajjiżi oħra. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn
101 Innovation Drive, San Jose, CA 95134

Aġġornata l-aħħar għal Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innovazzjoni Drive
San Jose, CA 95134
www.altera.com

Dokumenti / Riżorsi

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdfGwida għall-Utent Arria 10 Hybrid Memory Cube Controller Disinn Eżample, Arria 10, Disinn tal-Kontrollur tal-Kubu tal-Memorja Ibrida Eżample, Disinn tal-Kontrollur Example, Disinn Example

Referenzi

• Manwal għall-Utent