ALTERA Arria 10 Hibriede Geheuekubusbeheerderontwerp Example

Die Hibriede Memory Cube Controller Design Example Gebruikersgids verskaf inligting oor die ontwerp en gebruik van die HMC Controller-hardeware-ontwerp, bvample. Die gids is opgedateer vir Quartus Prime Design Suite 16.0 en is laas op 2 Mei 2016 bygewerk.
Die Ontwerp Example Quick Start Guide verskaf stap-vir-stap instruksies vir die samestelling, simulering, generering en toetsing van die HMC Controller-ontwerp bv.ample. Verwys na Figuur 1-1 vir 'n boulbeurtview van die ontwikkelingstappe.

Ontwerp Bvample Beskrywing

Die HMC-beheerder hardeware-ontwerp bvample sluit verskeie komponente in soos Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Inisialisering Staat Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, en HMC Device. Die eksampLe ontwerp vereis spesifieke instellings om behoorlik te werk op die Arria 10 GX FPGA Development Kit met die HMC dogterkaart.

Bykomende inligting

Die Addisionele Inligting-afdeling verskaf besonderhede oor die gidsstruktuur vir die gegenereerde ontwerp, bvample, die hersieningsgeskiedenis van die gebruikersgids, tipografiese konvensies wat in die gids gebruik word, en hoe om Intel te kontak vir ondersteuning.

Produkgebruiksinstruksies

Volg die onderstaande instruksies om die HMC Controller-hardeware-ontwerp te gebruik, bvample:

1. Stel die ontwerp saam bvample met behulp van 'n simulator
2. Voer funksionele simulasie uit
3. Genereer die ontwerp bvample
4. Stel die ontwerp saam bvampgebruik Quartus Prime
5. Toets die hardeware-ontwerp

Let daarop dat die hardeware konfigurasie en toets files vir die ontwerp example is geleë in /example_design/par, terwyl die simulasie files is geleë in /example_design/sim.

Om jou te help verstaan ​​hoe om die Hibrid Memory Cube Controller IP-kern te gebruik, bevat die kern 'n simuleerbare toetsbank en 'n hardeware-ontwerp-eks.ample wat samestelling en hardewaretoetsing ondersteun. Wanneer jy die ontwerp genereer bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets. Jy kan die saamgestelde ontwerp aflaai na die Intel® Arria® 10 GX FPGA Development Kit.

Verwante inligting
Hibriede Memory Cube Controller IP Core Gebruikersgids

Ontwerp Bvample Gidsstruktuur

Die hardeware konfigurasie en toets files (die hardeware-ontwerp bvample) is geleë inample_ design_install_dir>/example_design/par. Die simulasie files (toetsbank slegs vir simulasie) is geleë inample_design_install_dir>/example_design/sim.

Ontwerp Bvample komponente

Die HMC-beheerder hardeware-ontwerp bvample sluit die volgende komponente in:

• HMC Controller IP-kern met CDR-verwysingsklok op 125 MHz gestel en met verstek RX-kartering en TX-kartering-instellings.
  Let wel: Die ontwerp example vereis dat hierdie instellings behoorlik werk op die Arria 10 GX FPGA Development Kit met die HMC-dogterkaart.
• Kliëntlogika wat die programmering van die IP-kern, en pakketgenerering en kontrolering koördineer.
• JTAG beheerder wat met die Altera-stelselkonsole kommunikeer. Jy kommunikeer met die kliëntlogika deur die Stelselkonsole.

Lys die sleutel files wat die ex implementeerampdie toetsbank.

/src/hmcc_example.sv	Top-vlak hardeware ontwerp bvample file.
/sim/hmcc_tb.sv	Top-vlak file vir simulasie.
Toetsbank-skrifte Let wel: Gebruik die verskafde Makfile om hierdie skrifte te genereer.
/sim/run_vsim.do	Die ModelSim-skrip om die toetsbank uit te voer.
/sim/run_vcs.sh	Die Synopsys VCS-skrip om die toetsbank uit te voer.
/sim/run_ncsim.sh	Die Cadence NCSim-skrip om die toetsbank uit te voer.

Genereer die Ontwerp Example

Figuur 1-5: Bvample Ontwerp-oortjie in Hibrid Memory Cube Controller Parameter Editor

Volg hierdie stappe om die Arria 10-hardeware-ontwerp, bvample en toetsbank:

1. Kies die Arria 10-teikentoestelfamilie in die IP-katalogus (Gereedskap > IP-katalogus).
2. In die IP-katalogus, soek en kies Hybrid Memory Cube Controller. Die venster Nuwe IP-variasie verskyn.
3. Spesifiseer 'n topvlaknaam vir jou pasgemaakte IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genoem .qsys.
4. Jy moet 'n spesifieke Arria 10-toestel in die Toestel-veld kies, of die verstektoestel hou wat die Quartus Prime-sagteware kies.
5. Klik OK. Die IP-parameterredigeerder verskyn.
6. Op die IP-oortjie, spesifiseer die parameters vir jou IP-kernvariasie.
7. Op die Exampin die Ontwerp-oortjie, kies die volgende instellings vir die ontwerp, bvample:
   1. Vir Select Design, kies die HMCC Daughter Board opsie.
   2. Vir bvample Ontwerp Files, kies die Simulasie-opsie om die toetsbank te genereer, en kies die Sintese-opsie om die hardeware-ontwerp bv.ample.
   3. Vir gegenereerde HDL-formaat is slegs Verilog beskikbaar.
   4. Vir Target Development Kit kies die Arria 10 GX FPGA Development Kit (Production Silicon).
      Let wel: Wanneer jy hierdie stel kies, sal die hardeware-ontwerp bvample oorskryf jou vorige toestelkeuse met die toestel op die teikenbord. Wanneer jy die ontwerp genereer bvample, die Intel Quartus Prime-sagteware skep Intel
      Quartus Prime-projek, opstel en pen-opdragte vir die bord wat jy gekies het. As jy nie wil hê die sagteware moet 'n spesifieke bord teiken nie, kies Geen.
8. Klik die Genereer Example Ontwerp-knoppie

Verstaan ​​die toetsbank

Altera verskaf 'n ontwerp example met die HMC Controller IP-kern. Die ontwerp example is beskikbaar vir beide simulasie van jou IP-kern en vir samestelling. Die ontwerp example in simulasie funksioneer as die HMC Controller IP kern toetsbank.
As jy op Genereer ExampMet die ontwerp in die HMC Controller-parameterredigeerder genereer die Quartus Prime-sagteware 'n demonstrasie-toetsbank. Die parameterredigeerder vra jou vir die gewenste ligging van die toetsbank.
Om die toetsbank te simuleer, moet jy jou eie HMC bus funksionele model (BFM) verskaf. Altera toets die ontwerp bvample toetsbank met die Micron Hybrid Memory Cube BFM. Die toetsbank sluit nie 'n I2C-meestermodule in nie, want die Micron HMC BFM ondersteun nie en vereis nie konfigurasie deur 'n I2C-module nie.
In simulasie beheer die toetsbank 'n TX PLL en die datapad-koppelvlakke om die volgende volgorde van aksies uit te voer:

1. Konfigureer die HMC BFM met die HMC Controller IP-kerndatatempo en kanaalwydte, in Response Ooplusmodus.
2. Vestig die skakel tussen die BFM en die IP-kern.
3. Lei elk van die IP-kern se vier poorte om vier pakkies data na die BFM te skryf.
4. Lei die IP-kern om die data van die BFM terug te lees.
5. Kontroleer dat die leesdata ooreenstem met die skryfdata.
6. As die data ooreenstem, vertoon TEST_PASSED.

Simulering van die Ontwerp Exampdie toetsbank
Figuur 1-6: Prosedure

Volg hierdie stappe om die toetsbank te simuleer:

1. By die opdragreël, verander na dieample>/sim gids.
2. Tik maak skrifte.
3. Tik een van die volgende opdragte, afhangende van jou simulator:
4. Om view simulasie resultate:
   1. Wanneer jy die toetsbank in enige van die drie ondersteunde simulators laat loop, voer die skrip die toetsbank-volgorde uit en teken die simulatoraktiwiteit inample gids>/example_ ontwerp/sim/ .Meld. is "vsim", "ncsim" of "vcs".
   2. Wanneer jy die toetsbank in enige van die drie ondersteunde simulators laat loop, genereer die skrif 'n golfvorm file. U kan die opdrag make uitvoer _gui om die golfvorm in die simulator-spesifieke golfvorm te laai viewer.
      Om view die golfvorm file in jou simulator, tik een van die volgende opdragte:

      Simulator lisensie Mentor Grafiese ModelSim	Opdragreël maak vsim_gui	Golfvorm File <design exampdie gids>/bvample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visuele Omgewing	maak vcs_gui	<design exampdie gids>/bvample_design/sim/ hmcc_wf.vpd
      Kadens SimVision-golfvorm	maak ncsim_gui	<design exampdie gids>/bvample_design/sim/ cadence/hmcc_wf.shm
5. Ontleed die resultate. Die suksesvolle toetsbank stuur en ontvang tien pakkies per poort, en vertoon Test_PASSED”

Die opstel van die raad

Stel die bord op om die hardeware-ontwerp uit te voer, bvample.
Let wel: Maak seker dat krag afgeskakel is voordat jy enige instellings verander.

1. Stel die DIP-skakelaars op die dogterkaart soos volg:
2. Stel DIP-skakelaar SW1 om kubus-ID 0 aan te dui:
   

   Skakel oor	Funksie	Instelling
   1	CUB[0]	Maak oop
   2	CUB[1]	Maak oop
   3	CUB[2]	Maak oop
   4	—	Gee nie om nie

Stel DIP-skakelaar SW2 om klokinstellings te spesifiseer:

Skakel oor	Funksie	Instelling
1	CLK1_FSEL0	Oop (125 MHz)
2	CLK1_FSEL1	Oop (125 MHz)
3	CLK1_SEL	Oop (kristal)
4	—	Gee nie om nie

• Koppel die HMC-dogterkaart aan die Arria 10 FPGA Development Kit deur die dogterkaart se J8- en J10-verbindings te gebruik.
• Stel die springers op die Arria 10 GX FPGA Development Kit:
• Voeg shunts by die J8-jumper om 1.5 V as die VCCIO-instelling vir FMC-aansluiting B te kies.
• Voeg shunts by die J11-jumper om 1.8 V as die VCCIO-instelling vir FMC-aansluiting A te kies.

Samestelling en toets van die ontwerp Eksample in Hardeware

Om 'n demonstrasietoets op die hardeware-ontwerp saam te stel en uit te voer, bvample, volg hierdie stappe

1. Verseker hardeware ontwerp bvampdie generasie is voltooi.
2. In die Quartus Prime-sagteware, maak die Quartus Prime-projek oopample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. In die samestellingkontroleskerm, klik Stel ontwerp op (Intel Quartus Prime Pro Edition) of kies Verwerking > Begin samestelling (Intel Quartus Prime Standard Edition).
4. Nadat jy 'n .sof gegenereer het, volg hierdie stappe om die hardeware-ontwerp bvample op die Arria 10-toestel:
   1. Kies Gereedskap > Programmeerder.
   2. Klik in die programmeerder op Hardware Setup.
   3. Kies 'n programmeringstoestel.
   4. Kies en voeg die Arria 10 GX FPGA-ontwikkelingskit by waaraan jou Quartus Prime-sessie kan koppel.
   5. Maak seker dat Mode op J gestel isTAG.
   6. Klik Auto Detect en kies enige toestel.
   7. Dubbelklik op die Arria 10-toestel.
   8. Maak die .sof in oopample_design_install_dir>/example_design/par/output_ files,
      Let wel: Die Quartus Prime-sagteware verander die toestel na die een in die .sof.
   9. Merk die blokkie in die Program/Configure-kolom in die ry met jou .sof.
   10. Klik Start.
   11. Nadat die sagteware die toestel met die hardeware-ontwerp gekonfigureer het, bvamplet op die bord-LED's:
       1. 'n Knipperende rooi LED dui aan dat die ontwerp aan die gang is.
       2. Twee groen LED's naby die rooi flikkerende LED dui aan dat die HMC-skakel geïnitialiseer is en die toets geslaag is.
       3. Een rooi LED naby die rooi flikkerende LED dui aan dat die toets misluk het.
   12. Opsioneel. Gebruik die Stelselkonsole-toetsbank om bykomende toetsuitset waar te neem.
       Let wel: Gebruik die stelselkonsole om statusseine in die ontwerp bvample wanneer die bord aan jou rekenaar gekoppel is via die JTAG koppelvlak. Die stelselkonsole wys die bord se LED-status vir afstandmonitering, die inisialiseringstatus vir elke stap, en die status van elke poort se versoekgenerator en reaksiekontroleerder. Die Stelselkonsole bied ook 'n koppelvlak om die toets te begin of weer te begin.
       1. Kies Gereedskap > Stelselontfoutnutsgoed > Stelselkonsole.
       2. Kies in die stelselkonsole File > Voer skrip uit.
       3. Maak die oop file <bvample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Die sagteware laai grafiese toetsuitset. Kies Herbegin om die toets weer uit te voer.

Samestelling en toets van die ontwerp Eksample in Hardeware

Hibriede geheuekubusbeheerderontwerp

Ontwerp Bvample Beskrywing

Die ontwerp example demonstreer die funksionaliteit van die Hibrid Memory Cube Controller IP-kern. U kan die ontwerp uit die Example Ontwerp-oortjie van die Hibrid Memory Cube Controller grafiese gebruikerskoppelvlak (GUI) in die IP-parameterredigeerder.

Kenmerke

• I2C meester en I2C inisialisering staat masjien vir HMC dogter kaart en HMC konfigurasie
• ATX PLL en transceiver herkalibrasie toestand masjien
• Versoek kragopwekker
• Versoek monitor
• Stelselkonsole-koppelvlak

Hardeware en sagteware vereistes
Altera gebruik die volgende hardeware en sagteware om die ontwerp te toets, bvample:

• Intel Quartus Prime sagteware
• Stelselkonsole
• ModelSim-AE, Modelsim-SE, NCsim (slegs Verilog HDL), of VCS-simulator
• Arria 10 GX FPGA-ontwikkelingskit
• HMC dogter kaart

Funksionele beskrywing

Altera bied 'n samestelling-gereed ontwerp bvample met die HMC Controller IP-kern. Hierdie ontwerp example teiken die Arria 10 GX FPGA-ontwikkelingskit met 'n HMC-dogterkaart wat deur die FMC-verbindings gekoppel is.
Jy kan die ontwerp as 'n example vir die korrekte koppeling van jou IP-kern aan jou ontwerp, of as 'n beginontwerp kan jy aanpas vir jou eie ontwerpvereistes. Die ontwerp example sluit 'n I2C-meestermodule, 'n PLL/CDR-herkalibrasiemodule, een eksterne transceiver PLL IP-kern in, en logika om transaksies te genereer en na te gaan. Die ontwerp example aanvaar 'n Micron HMC 15G-SR HMC-toestel, wat 'n fourlink toestel, op die dogterkaart. Die ontwerp example sluit een geval van die IP-kern in en koppel aan 'n enkele skakel op die HMC-toestel. Figuur 2-1: HMC Controller Design Example Blokdiagram

Nadat u die Arria 10 FPGA gekonfigureer het met die ontwerp bvample, die I2C-beheerder konfigureer die aanboordklokopwekkers en die HMC-toestel. Wanneer kalibrasie voltooi is, sal die ontwerp bvample kalibreer die ATX PLL. Tydens werking genereer die versoekgenerator lees- en skryfopdragte wat die HMC Controller IP-kern dan verwerk. Die versoekmonitor vang die antwoorde van die IP-kern vas en kontroleer dit vir korrektheid.

Interface Seine
Tabel 2-1: HMC Controller IP Core Design Example Seine

Sein Naam clk_50	Rigting Invoer	Breedte (Bitjies) 1	Beskrywing 50 MHz insethorlosie.
hssi_refclk	Invoer	1	CDR verwysing klok vir HMC en HMCC IP kern.

Sein Naam hmc_lxrx	Rigting Invoer	Breedte (Bitjies) Kanaaltelling (16 of 8)	Beskrywing FPGA transceiver ontvang penne.
hmc_lxtx	Uitset	Kanaaltelling (16 of 8)	FPGA-senderontvanger-sendpenne.
hmc_ctrl_lxrxps	Invoer	1	FPGA-senderontvanger kragbesparingsbeheer.
hmc_ctrl_lxtxps	Uitset	1	HMC transceiver kragbesparing beheer.
hmc_ctrl_ferr_n	Invoer	1	HMC FERR_N uitset.
hmc_ctrl_p_rst_n	Uitset	1	HMC P_RST_N-invoer.
hmc_ctrl_scl	Tweerigting	1	HMC I2C konfigurasie klok.
hmc_ctrl_sda	Tweerigting	1	HMC I2C konfigurasie data.
fmc0_scl	Uitset	1	Ongebruik. Laag gedryf om die FPGA I/O-penne te beskerm teen die 3.3 V-uittreksel op die dogterkaart.
fmc0_sda	Uitset	1	Ongebruik. Laag gedryf om die FPGA I/O-penne te beskerm teen die 3.3 V-uittreksel op die dogterkaart.
druk knoppie	Invoer	1	Drukknoppie-invoer wat vir terugstelling gebruik word.
hartklop_n	Uitset	1	Hartklop LED-uitset.
skakel_init_voltooi_n	Uitset	1	Skakelinitialisasie volledige LED-uitset.
toets_ geslaag_n	Uitset	1	Toets geslaagde LED-uitset.
toets_misluk_n	Uitset	1	Toets mislukte LED-uitset.

Ontwerp Bvample Register Kaart
Tabel 2-2: HMC Controller IP Core Design Example Register Kaart

Deur na hierdie registers te skryf, stel die ontwerp terug.

Stukkies 1:0	Veldnaam Porttelling	Tik RO	Waarde by Herstel Wissel	Beskrywing Aantal poorte vir die IP-kerninstansie.
7:2	Voorbehou	RO	0x00

Tabel 2-4: BOARD_LED's registreer
Hierdie register weerspieël die status van die bord se LED's

Stukkies 0	Veldnaam Toets het misluk	Tik RO	Waarde by Herstel 0x00	Beskrywing Toets het misluk.
1	Toets geslaag	RO	0x00	Toets geslaag.
2	HMCC-skakelinitialisasie voltooi	RO	0x00	HMC skakel inisialisering voltooi en gereed vir verkeer.
3	Hartklop	RO	0x00	Wissel wanneer die ontwerp loop.
7:4	Voorbehou	RO	0x00

Tabel 2-5: TEST_INITIALIZATION_STATUS Register

Stukkies 0	Veldnaam I2C-klokgeneratorstel	Tik RO	Waarde by Herstel 0x00	Beskrywing Klokgenerators aan boord gekonfigureer.
1	ATX PLL en Transceiver Herkalibrering voltooi	RO	0x00	ATX PLL en transceivers herkalibreer na die insetklok.
2	I2C HMC Konfigurasie voltooi	RO	0x00	HMC-toestelkonfigurasie oor I2C voltooi.
3	HMC-skakelinitialisasie voltooi	RO	0x00	HMC skakel inisialisering voltooi en gereed vir verkeer.
7:4	Voorbehou	RO	0x00

Tabel 2-6: PORT_STATUS Register

Stukkies 0	Veldnaam Poort 0 Versoeke OK	Tik RO	Waarde by Herstel 0x00	Beskrywing Poort 0-versoekgenerering voltooi.
1	Port 0 Antwoorde OK	RO	0x00	Poort 0-reaksiekontrolering geslaag.
2	Poort 1 Versoeke OK	RO	0x00	Poort 1-versoekgenerering voltooi.
3	Port 1 Antwoorde OK	RO	0x00	Poort 1-reaksiekontrolering geslaag.

Stukkies 4	Veldnaam Poort 2 Versoeke OK	Tik RO	Waarde by Herstel 0x00	Beskrywing Poort 2-versoekgenerering voltooi.
5	Port 2 Antwoorde OK	RO	0x00	Poort 2-reaksiekontrolering geslaag.
6	Poort 3 Versoeke OK	RO	0x00	Poort 3-versoekgenerering voltooi.
7	Port 4 Antwoorde OK	RO	0x00	Poort 3-reaksiekontrolering geslaag.

Bykomende inligting

HMC-beheerderontwerp Example Gebruikersgids Hersieningsgeskiedenis
Tabel A-1: ​​Dokumenthersieningsgeskiedenis
Som die nuwe kenmerke en veranderinge in die ontwerp op, bvample gebruikersgids vir die HMC Controller IP-kern.

Datum	ACDS weergawe	Veranderinge
2016.05.02	16.0	Aanvanklike vrystelling.

Hoe om Intel te kontak
Tabel A-2: Hoe om Intel te kontak
Om die mees onlangse inligting oor Intel-produkte op te spoor, verwys na hierdie tabel. Jy kan ook jou plaaslike Intel-verkoopskantoor of verkoopsverteenwoordiger kontak.

Kontak	Kontakmetode	Adres
Tegniese ondersteuning	Webwebwerf	www.altera.com/support
Tegniese opleiding	Webwebwerf	www.altera.com/training
	E-pos	FPGATraining@intel.com
Produkliteratuur	Webwebwerf	www.altera.com/literature
Nie-tegniese ondersteuning: algemeen	E-pos	nacomp@altera.com

Kontak   Nie-tegniese ondersteuning: sagteware lisensiëring

Kontakmetode   E-pos

Adres   Authorization@altera.com

Verwante inligting

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• Authorization@altera.com

Tipografiese konvensies

Tabel A-3: Tipografiese konvensies
Lys die tipografiese konvensies wat hierdie dokument gebruik

Die Terugvoer-ikoon laat jou toe om terugvoer aan Altera oor die dokument in te dien. Metodes vir die insameling van terugvoer verskil soos toepaslik vir elke dokument

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus en Stratix woorde en logo's is handelsmerke van Intel Corporation of sy filiale in die VSA en/of ander lande. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
Ander name en handelsmerke kan as die eiendom van ander geëis word
101 Innovation Drive, San Jose, CA 95134

Laas opgedateer vir Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innovasie Drive
San Jose, CA 95134
www.altera.com

Dokumente / Hulpbronne

ALTERA Arria 10 Hibriede Geheuekubusbeheerderontwerp Example [pdf] Gebruikersgids Arria 10 Hibriede geheuekubusbeheerderontwerp Example, Arria 10, Hybrid Memory Cube Controller Design Example, Kontroleerder Ontwerp Example, Ontwerp Example

Verwysings

• Gebruikershandleiding