ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Hybrid Memory Cube Controller Design Example Uporabniški priročnik nudi informacije o zasnovi in ​​uporabi zasnove strojne opreme krmilnika HMC nprample. Vodnik je posodobljen za Quartus Prime Design Suite 16.0 in je bil nazadnje posodobljen 2. maja 2016.
Dizajn ExampVodič za hitri začetek nudi navodila po korakih za prevajanje, simulacijo, generiranje in testiranje zasnove krmilnika HMC npr.ample. Glejte sliko 1-1 za večview razvojnih korakov.

Oblikovanje Example Opis

Zasnova strojne opreme krmilnika HMC nprampvključuje različne komponente, kot so naprava Board Arria 10, jedro IP krmilnika HMC, ure in ponastavitev TX PLL, generator zahtev podatkovne poti in monitor odziva, TX/TX FIFO MAC, RX MAC, test Avalon-MM Control in LED, vmesnik statusa krmilnika , Avalon-MM I 2C Master, Inicialization State Machine, TX Lane Swapper, oddajnik x16, RX Lane Swapper, vmesnik za rekonfiguracijo oddajnika Arria 10 in naprava HMC. BivšiampLe design zahteva posebne nastavitve za pravilno delovanje na razvojnem kompletu Arria 10 GX FPGA s hčerinsko kartico HMC.

Dodatne informacije

Razdelek Dodatne informacije vsebuje podrobnosti o strukturi imenika za ustvarjeno zasnovo, nprample, zgodovino revizij uporabniškega priročnika, tipografske konvencije, uporabljene v priročniku, in kako se obrniti na Intel za podporo.

Navodila za uporabo izdelka

Sledite spodnjim navodilom za uporabo zasnove strojne opreme krmilnika HMC nprample:

1. Sestavite načrt nprample z uporabo simulatorja
2. Izvedite funkcionalno simulacijo
3. Ustvari dizajn nprample
4. Sestavite načrt nprample z uporabo Quartus Prime
5. Preizkusite zasnovo strojne opreme

Upoštevajte, da sta konfiguracija in preizkus strojne opreme files za oblikovanje nprample se nahajajo v /example_design/par, medtem ko je simulacija files se nahajajo v /example_design/sim.

Da bi vam pomagali razumeti, kako uporabljati IP jedro Hybrid Memory Cube Controller, ima jedro preskusno mizo, ki jo je mogoče simulirati, in zasnovo strojne opreme, npr.ampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi. Prevedeno zasnovo lahko prenesete v razvojni komplet Intel® Arria® 10 GX FPGA.

Povezane informacije
Uporabniški priročnik za Hybrid Memory Cube Controller IP Core

Oblikovanje Example Struktura imenika

Konfiguracija in preizkus strojne opreme files (zasnova strojne opreme nprample) se nahajajo vample_ design_install_dir>/example_design/par. Simulacija files (samo preskusna miza za simulacijo) se nahajajo vample_design_install_dir>/example_design/sim.

Oblikovanje Example Komponente

Zasnova strojne opreme krmilnika HMC nprampvsebuje naslednje komponente:

• Jedro IP krmilnika HMC z referenčno uro CDR, nastavljeno na 125 MHz, in s privzetimi nastavitvami preslikave RX in preslikave TX.
  Opomba: Dizajn prample zahteva te nastavitve za pravilno delovanje na razvojnem kompletu Arria 10 GX FPGA s hčerinsko kartico HMC.
• Odjemalska logika, ki usklajuje programiranje jedra IP ter generiranje in preverjanje paketov.
• JTAG krmilnik, ki komunicira s konzolo Altera System Console. Z logiko odjemalca komunicirate prek sistemske konzole.

Navede ključ fileki izvajajo example testbench.

/src/hmcc_example.sv	Oblikovanje strojne opreme na najvišji ravni nprample file.
/sim/hmcc_tb.sv	Najvišja raven file za simulacijo.
Skripte testnega orodja Opomba: Uporabite priloženi Makefile za ustvarjanje teh skriptov.
/sim/run_vsim.do	Skript ModelSim za zagon preskusne naprave.
/sim/run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
/sim/run_ncsim.sh	Skript Cadence NCSim za zagon preskusne naprave.

Ustvarjanje načrta Example

Slika 1-5: Nprample Zavihek Design v urejevalniku parametrov Hybrid Memory Cube Controller

Sledite tem korakom za ustvarjanje načrta strojne opreme Arria 10 example in testna miza:

1. V katalogu IP (Orodja > Katalog IP) izberite družino ciljnih naprav Arria 10.
2. V katalogu IP poiščite in izberite Hybrid Memory Cube Controller. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .qsys.
4. V polju Naprava morate izbrati določeno napravo Arria 10 ali obdržati privzeto napravo, ki jo izbere programska oprema Quartus Prime.
5. Kliknite OK. Prikaže se urejevalnik parametrov IP.
6. Na zavihku IP določite parametre za svojo različico jedra IP.
7. Na Example Na zavihku Oblikovanje izberite naslednje nastavitve za oblikovanje nprample:
   1. Za Select Design izberite možnost HMCC Daughter Board.
   2. Za nprample Oblikovanje Files, izberite možnost Simulacija, da ustvarite preskusno napravo, in izberite možnost Sinteza, da ustvarite načrt strojne opreme npr.ample.
   3. Za generirani format HDL je na voljo samo Verilog.
   4. Za Target Development Kit izberite Arria 10 GX FPGA Development Kit (Production Silicon).
      Opomba: Ko izberete ta komplet, je zasnova strojne opreme nprample prepiše vašo prejšnjo izbiro naprave z napravo na ciljni plošči. Ko ustvarite načrt nprample, programska oprema Intel Quartus Prime ustvari Intel
      Projekt Quartus Prime, nastavitev in dodelitev pinov za ploščo, ki ste jo izbrali. Če ne želite, da programska oprema cilja na določeno ploščo, izberite Brez.
8. Kliknite Generate Example Design gumb

Razumevanje Testbench

Altera nudi dizajn exampz jedrom IP krmilnika HMC. Dizajn example je na voljo za simulacijo vašega jedra IP in za prevajanje. Dizajn exampDatoteka v simulaciji deluje kot preskusna naprava za jedro IP krmilnika HMC.
Če kliknete Generate Example Design v urejevalniku parametrov krmilnika HMC programska oprema Quartus Prime ustvari demonstracijsko preskusno napravo. Urejevalnik parametrov vas pozove k želeni lokaciji preskusne naprave.
Za simulacijo preskusne naprave morate zagotoviti svoj lasten funkcionalni model vodila HMC (BFM). Altera preizkuša dizajn nprample testna miza z Micron Hybrid Memory Cube BFM. Preskusna naprava ne vključuje glavnega modula I2C, ker Micron HMC BFM ne podpira in ne zahteva konfiguracije z modulom I2C.
Pri simulaciji preskusna naprava krmili TX PLL in vmesnike podatkovne poti za izvajanje naslednjega zaporedja dejanj:

1. Konfigurira HMC BFM z jedrno podatkovno hitrostjo IP krmilnika HMC in širino kanala v načinu odziva z odprto zanko.
2. Vzpostavi povezavo med BFM in jedrom IP.
3. Usmerja vsako od štirih vrat jedra IP, da zapiše štiri pakete podatkov v BFM.
4. Usmerja jedro IP, da prebere podatke iz BFM.
5. Preveri, ali se prebrani podatki ujemajo s podatki za pisanje.
6. Če se podatki ujemajo, se prikaže TEST_PASSED.

Simulacija zasnove Example Testbench
Slika 1-6: Postopek

Za simulacijo preskusne mize sledite tem korakom:

1. V ukazni vrstici spremenite vampimenik le>/sim.
2. Vnesite make skripte.
3. Vnesite enega od naslednjih ukazov, odvisno od vašega simulatorja:
4. Za view rezultati simulacije:
   1. Ko zaženete preskusno napravo v katerem koli od treh podprtih simulatorjev, skript izvede zaporedje preskusne naprave in zabeleži aktivnost simulatorjaample imenik>/example_ design/sim/ .log. je »vsim«, »ncsim« ali »vcs«.
   2. Ko zaženete preskusno napravo v katerem koli od treh podprtih simulatorjev, skript ustvari valovno obliko file. Lahko zaženete ukaz make _gui za nalaganje valovne oblike v valovno obliko, specifično za simulator viewer.
      Za view valovna oblika file v svoj simulator vnesite enega od naslednjih ukazov:

      Licenca za simulator Mentor Graphics ModelSim	Ukazna vrstica naredi vsim_gui	Valovna oblika File <design exampimenik>/primerample_design/sim/ mentor/hmcc_wf.wlf
      Vizualno okolje Synopsys Discovery	naredi vcs_gui	<design exampimenik>/primerample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	naredite ncsim_gui	<design exampimenik>/primerample_design/sim/cadence/hmcc_wf.shm
5. Analizirajte rezultate. Uspešna preskusna naprava pošlje in prejme deset paketov na vrata in prikaže Test_PASSED”

Postavitev plošče

Nastavite ploščo za izvajanje načrtovanja strojne opreme nprample.
Opomba: Preden spremenite nastavitve, se prepričajte, da je napajanje izklopljeno.

1. Nastavite DIP stikala na hčerinski kartici na naslednji način:
2. Nastavite DIP stikalo SW1, da prikaže ID kocke 0:
   

   Stikalo	funkcija	Nastavitev
   1	MLADIČ[0]	Odpri
   2	MLADIČ[1]	Odpri
   3	MLADIČ[2]	Odpri
   4	—	Ne skrbi

Nastavite DIP stikalo SW2, da določite nastavitve ure:

Stikalo	funkcija	Nastavitev
1	CLK1_FSEL0	Odprto (125 MHz)
2	CLK1_FSEL1	Odprto (125 MHz)
3	CLK1_SEL	Odpri (kristal)
4	—	Ne skrbi

• Povežite hčerinsko kartico HMC z razvojnim kompletom Arria 10 FPGA z uporabo priključkov J8 in J10 hčerinske kartice.
• Nastavite mostičke na razvojnem kompletu Arria 10 GX FPGA:
• Dodajte mostičku J8, da izberete 1.5 V kot nastavitev VCCIO za konektor B FMC.
• Dodajte shunt mostičku J11, da izberete 1.8 V kot nastavitev VCCIO za priključek FMC A.

Prevajanje in testiranje načrta Example v strojni opremi

Za prevajanje in izvedbo predstavitvenega preizkusa na zasnovi strojne opreme nprample, sledite tem korakom

1. Zagotovite načrt strojne opreme nprample generacija je končana.
2. V programski opremi Quartus Prime odprite projekt Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na nadzorni plošči kompilacije kliknite Compile Design (Intel Quartus Prime Pro Edition) ali izberite Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Ko ustvarite .sof, sledite tem korakom za programiranje zasnove strojne opreme nprample na napravi Arria 10:
   1. Izberite Orodja > Programer.
   2. V Programerju kliknite Nastavitev strojne opreme.
   3. Izberite napravo za programiranje.
   4. Izberite in dodajte razvojni komplet Arria 10 GX FPGA, na katerega se lahko poveže vaša seja Quartus Prime.
   5. Prepričajte se, da je način nastavljen na JTAG.
   6. Kliknite Samodejno zaznaj in izberite katero koli napravo.
   7. Dvokliknite napravo Arria 10.
   8. Odprite .sofample_design_install_dir>/example_design/par/output_ files,
      Opomba: Programska oprema Quartus Prime spremeni napravo v tisto v .sof.
   9. V vrstici z vašim .sof potrdite polje v stolpcu Program/Configure.
   10. Kliknite Start.
   11. Ko programska oprema konfigurira napravo z zasnovo strojne opreme nprample, opazujte lučke LED na plošči:
       1. Utripajoča rdeča dioda LED pomeni, da se zasnova izvaja.
       2. Dve zeleni LED-lučki v bližini rdeče utripajoče LED-diode pomenita, da je povezava HMC inicializirana in da je preizkus opravljen.
       3. Ena rdeča LED blizu rdeče utripajoče LED pomeni, da preizkus ni uspel.
   12. Neobvezno. Uporabite preizkuševalno napravo System Console, da opazujete dodatne rezultate preskusa.
       Opomba: Uporabite sistemsko konzolo za spremljanje statusnih signalov v načrtu nprample, ko je plošča povezana z vašim računalnikom preko JTAG vmesnik. Sistemska konzola prikazuje status LED na plošči za daljinsko spremljanje, status inicializacije za vsak korak ter status generatorja zahtev in preverjanja odgovorov vsakih vrat. Sistemska konzola nudi tudi vmesnik za zagon ali ponovni zagon preizkusa.
       1. Izberite Orodja > Orodja za odpravljanje napak v sistemu > Sistemska konzola.
       2. V sistemski konzoli izberite File > Izvedi skript.
       3. Odprite file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. Programska oprema naloži grafični testni rezultat. Izberite Znova zaženi, da znova zaženete test.

Prevajanje in testiranje načrta Example v strojni opremi

Hybrid Memory Cube Controller Design

Oblikovanje Example Opis

Dizajn exampLe prikazuje funkcionalnost jedra IP Hybrid Memory Cube Controller. Dizajn lahko ustvarite iz Example Zavihek Design grafičnega uporabniškega vmesnika (GUI) Hybrid Memory Cube Controller v urejevalniku parametrov IP.

Lastnosti

• Glavni I2C in I2C inicializacijski stroj stanja za hčerinsko kartico HMC in konfiguracijo HMC
• ATX PLL in stanje ponovne kalibracije oddajnika
• Generator zahtev
• Zahtevaj monitor
• Vmesnik sistemske konzole

Zahteve glede strojne in programske opreme
Altera za testiranje zasnove uporablja naslednjo strojno in programsko opremo, nprample:

• Programska oprema Intel Quartus Prime
• Sistemska konzola
• ModelSim-AE, Modelsim-SE, NCsim (samo Verilog HDL) ali simulator VCS
• Arria 10 GX FPGA razvojni komplet
• hčerinska kartica HMC

Funkcionalni opis

Altera ponuja načrt, pripravljen za kompilacijo, nprampz jedrom IP krmilnika HMC. Ta oblika nprampLe cilja na razvojni komplet Arria 10 GX FPGA s hčerinsko kartico HMC, povezano prek priključkov FMC.
Dizajn lahko uporabite kot primerample za pravilno povezavo vašega jedra IP z vašo zasnovo ali pa kot začetno zasnovo, ki jo lahko prilagodite svojim zahtevam po zasnovi. Dizajn example vključuje glavni modul I2C, modul za ponovno umerjanje PLL/CDR, eno jedro PLL IP zunanjega oddajnika-sprejemnika in logiko za ustvarjanje in preverjanje transakcij. Dizajn example predvideva napravo Micron HMC 15G-SR HMC, ki je fourlnaprava za črnilo, na hčerinski kartici. Dizajn example vključuje en primerek jedra IP in se poveže z eno samo povezavo na napravi HMC. Slika 2-1: Zasnova krmilnika HMC, nprampblokovni diagram

Ko konfigurirate Arria 10 FPGA z zasnovo example, krmilnik I2C konfigurira vgrajene generatorje ure in napravo HMC. Ko je kalibracija končana, se načrt nprample kalibrira ATX PLL. Med delovanjem generator zahtev ustvari ukaze za branje in pisanje, ki jih nato obdela jedro IP krmilnika HMC. Nadzornik zahtev zajema odgovore iz jedra IP in preverja njihovo pravilnost.

Vmesniški signali
Tabela 2-1: Zasnova jedra IP krmilnika HMC Example Signali

Ime signala clk_50	Smer Vnos	Širina (bitov) 1	Opis 50 MHz vhodna ura.
hssi_refclk	Vnos	1	Referenčna ura CDR za HMC in HMCC IP jedro.

Ime signala hmc_lxrx	Smer Vnos	Širina (bitov) Število kanalov (16 ali 8)	Opis Sprejemni zatiči oddajnika FPGA.
hmc_lxtx	Izhod	Število kanalov (16 ali 8)	Oddajni zatiči oddajnika FPGA.
hmc_ctrl_lxrxps	Vnos	1	Nadzor varčevanja z energijo oddajnika FPGA.
hmc_ctrl_lxtxps	Izhod	1	Nadzor varčevanja z energijo oddajnika HMC.
hmc_ctrl_ferr_n	Vnos	1	Izhod HMC FERR_N.
hmc_ctrl_p_rst_n	Izhod	1	Vhod HMC P_RST_N.
hmc_ctrl_scl	Dvosmerno	1	Konfiguracijska ura HMC I2C.
hmc_ctrl_sda	Dvosmerno	1	Konfiguracijski podatki HMC I2C.
fmc0_scl	Izhod	1	Nerabljeno. Nastavljen na nizko raven za zaščito V/I zatičev FPGA pred napetostjo 3.3 V na hčerinski kartici.
fmc0_sda	Izhod	1	Nerabljeno. Nastavljen na nizko raven za zaščito V/I zatičev FPGA pred napetostjo 3.3 V na hčerinski kartici.
potisni_gumb	Vnos	1	Vhod s pritiskom na gumb za ponastavitev.
srčni_utrip_n	Izhod	1	LED izhod srčnega utripa.
link_init_complete_n	Izhod	1	Inicializacija povezave končana LED izhod.
preizkus_opravljen_n	Izhod	1	Izhod LED je bil preizkušen.
test_failed_n	Izhod	1	Test LED izhoda ni uspel.

Oblikovanje Example Register Map
Tabela 2-2: Zasnova jedra IP krmilnika HMC Example Register Map

Pisanje v te registre ponastavi načrt.

Biti 1:0	Ime polja Število vrat	Vrsta RO	Vrednost pri ponastavitvi Različno	Opis Število vrat za primerek jedra IP.
7:2	Rezervirano	RO	0x00

Tabela 2-4: Register BOARD_LEDs
Ta register odraža status LED diod na plošči

Biti 0	Ime polja Test ni uspel	Vrsta RO	Vrednost pri ponastavitvi 0x00	Opis Test ni uspel.
1	Test opravljen	RO	0x00	Test opravljen.
2	Inicializacija povezave HMCC končana	RO	0x00	Inicializacija povezave HMC končana in pripravljena za promet.
3	Srčni utrip	RO	0x00	Preklopi, ko se načrt izvaja.
7:4	Rezervirano	RO	0x00

Tabela 2-5: Register TEST_INITIALIZATION_STATUS

Biti 0	Ime polja I2C Clock Generator Set	Vrsta RO	Vrednost pri ponastavitvi 0x00	Opis Konfigurirani vgrajeni taktni generatorji.
1	Ponovna kalibracija ATX PLL in oddajnika je končana	RO	0x00	ATX PLL in oddajniki-sprejemniki so ponovno umerjeni na vhodno uro.
2	I2C HMC Konfiguracija je končana	RO	0x00	Konfiguracija naprave HMC prek I2C končana.
3	Inicializacija povezave HMC končana	RO	0x00	Inicializacija povezave HMC končana in pripravljena za promet.
7:4	Rezervirano	RO	0x00

Tabela 2-6: Register PORT_STATUS

Biti 0	Ime polja Vrata 0 Zahteve v redu	Vrsta RO	Vrednost pri ponastavitvi 0x00	Opis Generiranje zahteve za vrata 0 je končano.
1	Vrata 0 Odzivi OK	RO	0x00	Preverjanje odziva vrat 0 uspešno.
2	Vrata 1 Zahteve v redu	RO	0x00	Generiranje zahteve za vrata 1 je končano.
3	Vrata 1 Odzivi OK	RO	0x00	Preverjanje odziva vrat 1 uspešno.

Biti 4	Ime polja Vrata 2 Zahteve v redu	Vrsta RO	Vrednost pri ponastavitvi 0x00	Opis Generiranje zahteve za vrata 2 je končano.
5	Vrata 2 Odzivi OK	RO	0x00	Preverjanje odziva vrat 2 uspešno.
6	Vrata 3 Zahteve v redu	RO	0x00	Generiranje zahteve za vrata 3 je končano.
7	Vrata 4 Odzivi OK	RO	0x00	Preverjanje odziva vrat 3 uspešno.

Dodatne informacije

Zasnova krmilnika HMC Example Uporabniški priročnik Zgodovina revizij
Tabela A-1: ​​Zgodovina revizij dokumenta
Povzema nove funkcije in spremembe v oblikovanju nprample uporabniški priročnik za jedro HMC Controller IP.

Datum	Različica ACDS	Spremembe
2016.05.02	16.0	Začetna izdaja.

Kako stopiti v stik z Intelom
Tabela A-2: Kako se obrniti na Intel
Če želite najti najnovejše informacije o izdelkih Intel, glejte to tabelo. Obrnete se lahko tudi na lokalno Intelovo prodajno pisarno ali prodajnega predstavnika.

Kontakt	Način stika	Naslov
Tehnična podpora	Webmesto	www.altera.com/support
Tehnično usposabljanje	Webmesto	www.altera.com/training
	E-pošta	FPGATraining@intel.com
Literatura o izdelkih	Webmesto	www.altera.com/literatura
Netehnična podpora: splošno	E-pošta	nacomp@altera.com

Kontakt   Netehnična podpora: licenciranje programske opreme

Način stika   E-pošta

Naslov   avtorizacija@altera.com

Povezane informacije

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literatura
• nacomp@altera.com
• avtorizacija@altera.com

Tipografske konvencije

Tabela A-3: Tipografske konvencije
Navaja tipografske konvencije, ki jih uporablja ta dokument

Ikona Povratne informacije vam omogoča, da Alteri pošljete povratne informacije o dokumentu. Metode za zbiranje povratnih informacij se glede na vsak dokument razlikujejo

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel, besede in logotipi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus in Stratix so blagovne znamke družbe Intel Corporation ali njenih podružnic v ZDA in/ali drugih državah. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
Druga imena in blagovne znamke se lahko zahtevajo kot last drugih
101 Innovation Drive, San Jose, CA 95134

Zadnja posodobitev za Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Inovacijski pogon
San Jose, CA 95134
www.altera.com

Dokumenti / Viri

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Uporabniški priročnik Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, načrt krmilnika Example, Design Example

Reference

• Uporabniški priročnik