طراحی کنترلر مکعب حافظه هیبریدی ALTERA Arria 10 Example
طراحی کنترلر مکعب حافظه هیبریدیampراهنمای کاربر le اطلاعاتی را در مورد طراحی و استفاده از طراحی سخت افزار کنترلر HMC ارائه می دهدampله این راهنما برای Quartus Prime Design Suite 16.0 به روز شده است و آخرین بار در 2 می 2016 به روز شده است.
طرح قبلیampراهنمای شروع سریع le دستورالعمل‌های گام به گام را برای کامپایل، شبیه‌سازی، تولید و آزمایش طراحی قبلی کنترلر HMC ارائه می‌کند.ampله برای یک اور به شکل 1-1 مراجعه کنیدview از مراحل توسعه
طراحی پیشینample توضیحات
طراحی سخت افزار کنترلر HMCampل شامل اجزای مختلفی مانند دستگاه برد Arria 10، هسته IP کنترلر HMC، PLL های ساعت و بازنشانی TX، ژنراتور درخواست مسیر داده و مانیتور پاسخ، TX/TX FIFO MAC، RX MAC، تست Avalon-MM کنترل و LED ها، رابط وضعیت کنترلر، Avalon-MM I 2C Transition Master، Inperit RX16، Inperit. ne Swapper، رابط پیکربندی مجدد فرستنده گیرنده Arria 10، و دستگاه HMC. سابقampطراحی به تنظیمات خاصی نیاز دارد تا به درستی روی کیت توسعه Arria 10 GX FPGA با کارت دختر HMC کار کند.
اطلاعات تکمیلی
بخش اطلاعات اضافی جزئیاتی را در مورد ساختار دایرکتوری برای طرح تولید شده ارائه می دهدample، تاریخچه بازبینی راهنمای کاربر، قراردادهای چاپی استفاده شده در راهنما، و نحوه تماس با اینتل برای پشتیبانی.
دستورالعمل استفاده از محصول
دستورالعمل های زیر را برای استفاده از طراحی سخت افزاری کنترلر HMC دنبال کنیدampدر:
- کامپایل طرح سابقampبا استفاده از شبیه ساز
- انجام شبیه سازی عملکردی
- طرح قبلی را ایجاد کنیدample
- کامپایل طرح سابقampبا استفاده از Quartus Prime
- طراحی سخت افزار را تست کنید
توجه داشته باشید که پیکربندی سخت افزار و تست files برای طراحی سابقample در /ex واقع شده اندample_design/par، در حالی که شبیه سازی است files در /ex قرار دارندample_design/sim.
برای کمک به درک نحوه استفاده از هسته IP کنترلر مکعب حافظه هیبریدی، هسته دارای یک میز تست قابل شبیه سازی و طراحی سخت افزاری است.ample که از کامپایل و تست سخت افزار پشتیبانی می کند. وقتی طرح سابق را تولید می کنیدample، ویرایشگر پارامتر به طور خودکار ایجاد می کند fileبرای شبیه سازی، کامپایل و آزمایش طراحی در سخت افزار ضروری است. می توانید طرح کامپایل شده را در کیت توسعه Intel® Arria® 10 GX FPGA دانلود کنید.
اطلاعات مرتبط
راهنمای کاربر هسته IP کنترلر مکعب حافظه هیبریدی
طراحی پیشینampساختار دایرکتوری
پیکربندی و تست سخت افزار files (طراحی سخت افزار مانندample) واقع شده اندample_ design_install_dir>/example_design/par. شبیه سازی files (میز آزمایش فقط برای شبیه سازی) در آن قرار دارندample_design_install_dir>/example_design/sim.
طراحی پیشینampاجزاء
طراحی سخت افزار کنترلر HMCample شامل اجزای زیر است:
- هسته IP کنترلر HMC با ساعت مرجع CDR روی 125 مگاهرتز تنظیم شده و با تنظیمات پیش فرض نقشه برداری RX و نقشه برداری TX.
توجه داشته باشید: طرح قبلیampبرای عملکرد صحیح کیت توسعه Arria 10 GX FPGA با کارت دختر HMC به این تنظیمات نیاز دارد. - منطق کلاینت که برنامه نویسی هسته IP و تولید و بررسی بسته ها را هماهنگ می کند.
- JTAG کنترل کننده ای که با کنسول سیستم Altera ارتباط برقرار می کند. شما از طریق کنسول سیستم با منطق مشتری ارتباط برقرار می کنید.
کلید را فهرست می کند files که پیشین را اجرا می کنندampمیز تست.
| /src/hmcc_example.sv | طراحی سخت افزار سطح بالاample file. |
| /sim/hmcc_tb.sv | سطح بالا file برای شبیه سازی |
| اسکریپت های Testbench
توجه: از Make ارائه شده استفاده کنیدfile برای تولید این اسکریپت ها |
|
| /sim/run_vsim.do | اسکریپت ModelSim برای اجرای testbench. |
| /sim/run_vcs.sh | اسکریپت Synopsys VCS برای اجرای testbench. |
| /sim/run_ncsim.sh | اسکریپت Cadence NCSim برای اجرای testbench. |
تولید طرح پیشینample
شکل 1-5: مثالampبرگه طراحی در ویرایشگر پارامتر کنترل کننده مکعب حافظه ترکیبی
این مراحل را برای ایجاد طراحی سخت افزاری Arria 10 دنبال کنیدample و testbench:
- در کاتالوگ IP (ابزار > کاتالوگ IP)، خانواده دستگاه هدف Arria 10 را انتخاب کنید.
- در کاتالوگ IP، Hybrid Memory Cube Controller را پیدا کرده و انتخاب کنید. پنجره New IP Variation ظاهر می شود.
- یک نام سطح بالا برای تنوع IP سفارشی خود تعیین کنید. ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file تحت عنوان qsys.
- شما باید یک دستگاه خاص Arria 10 را در قسمت Device انتخاب کنید یا دستگاه پیش فرضی را که نرم افزار Quartus Prime انتخاب می کند نگه دارید.
- روی OK کلیک کنید. ویرایشگر پارامتر IP ظاهر می شود.
- در تب IP، پارامترهای تنوع هسته IP خود را مشخص کنید.
- در تاریخ سابقampدر برگه Design، تنظیمات زیر را برای طراحی قبلی انتخاب کنیدampدر:
- برای انتخاب طرح، گزینه HMCC Daughter Board را انتخاب کنید.
- برای مثالampطراحی Files، گزینه Simulation را برای تولید testbench و گزینه Synthesis را برای تولید طراحی سخت افزاری انتخاب کنید.ampله
- برای فرمت تولید شده HDL، فقط Verilog موجود است.
- برای کیت توسعه هدف، کیت توسعه Arria 10 GX FPGA (سیلیکون تولید) را انتخاب کنید.
توجه داشته باشید: هنگامی که این کیت را انتخاب می کنید، طراحی سخت افزار سابقample انتخاب دستگاه قبلی شما را با دستگاه روی برد مورد نظر بازنویسی می کند. وقتی طرح سابق را تولید می کنیدampل، نرم افزار Intel Quartus Prime اینتل را ایجاد می کند
پروژه Quartus Prime، تنظیمات و تکالیف پین برای بردی که انتخاب کردید. اگر نمی خواهید نرم افزار برد خاصی را هدف قرار دهد، None را انتخاب کنید.
- روی Generate Ex کلیک کنیدampدکمه طراحی
درک تست بنچ
Altera یک طراحی قبلی ارائه می دهدampبا هسته IP کنترلر HMC. طرح سابقample هم برای شبیه سازی هسته IP شما و هم برای کامپایل در دسترس است. طرح سابقample در شبیه‌سازی به عنوان میز آزمایش هسته IP کنترلر HMC عمل می‌کند.
اگر روی Generate Ex کلیک کنیدampطراحی در ویرایشگر پارامتر HMC Controller، نرم افزار Quartus Prime یک تست نمایشی تولید می کند. ویرایشگر پارامتر از شما می خواهد که مکان مورد نظر تست را انتخاب کنید.
برای شبیه سازی میز تست، باید مدل عملکردی باس HMC (BFM) خود را ارائه دهید. Altera طراحی قبلی را آزمایش می کندampمیز تست با مکعب حافظه هیبریدی میکرون BFM. میز تست شامل ماژول اصلی I2C نمی شود، زیرا Micron HMC BFM از ماژول I2C پشتیبانی نمی کند و نیازی به پیکربندی ندارد.
در شبیه سازی، تست بنچ یک TX PLL و رابط های مسیر داده را برای انجام دنباله اقدامات زیر کنترل می کند:
- HMC BFM را با سرعت داده هسته IP کنترلر HMC و عرض کانال، در حالت حلقه باز پاسخ، پیکربندی می کند.
- ارتباط بین BFM و هسته IP را ایجاد می کند.
- هر یک از چهار پورت هسته IP را برای نوشتن چهار بسته داده در BFM هدایت می کند.
- هسته IP را برای بازخوانی داده ها از BFM هدایت می کند.
- بررسی می کند که داده های خوانده شده با داده های نوشتن مطابقت دارند.
- اگر داده ها مطابقت داشته باشند، TEST_PASSED را نمایش می دهد.
شبیه سازی طراحی قبلیampمیز تست
شکل 1-6: رویه
برای شبیه سازی تست بنچ مراحل زیر را دنبال کنید:
- در خط فرمان، بهampدایرکتوری le>/sim.
- make scripts را تایپ کنید.
- بسته به شبیه ساز خود یکی از دستورات زیر را تایپ کنید:
- به view نتایج شبیه سازی:
- هنگامی که تست بنچ را در هر یک از سه شبیه ساز پشتیبانی شده اجرا می کنید، اسکریپت دنباله تست بنچ را اجرا می کند و فعالیت شبیه ساز را در آن ثبت می کند.ampدایرکتوری le>/example_ design/sim/ .log. "vsim"، "ncsim" یا "vcs" است.
- هنگامی که تست بنچ را در هر یک از سه شبیه ساز پشتیبانی شده اجرا می کنید، اسکریپت یک شکل موج تولید می کند file. می توانید دستور make را اجرا کنید _gui برای بارگذاری شکل موج در شکل موج مخصوص شبیه ساز viewer
به view شکل موج file در شبیه ساز خود یکی از دستورات زیر را تایپ کنید:مجوز شبیه ساز منتور گرافیک ModelSim
خط فرمان vsim_gui را بسازید
شکل موج File <design exampدایرکتوری le>/مثلاample_design/sim/ mentor/hmcc_wf.wlf
محیط بصری Synopsys Discovery vcs_gui را بسازید <design exampدایرکتوری le>/مثلاample_design/sim/ hmcc_wf.vpd شکل موج Cadence SimVision ncsim_gui را بسازید <design exampدایرکتوری le>/مثلاample_design/sim/ cadence/hmcc_wf.shm
- نتایج را تجزیه و تحلیل کنید. تست بنچ موفق ده بسته در هر پورت ارسال و دریافت می کند و Test_PASSED را نمایش می دهد.
راه اندازی هیئت مدیره
برد را برای اجرای طراحی سخت افزاری تنظیم کنیدampله
توجه داشته باشید: قبل از تغییر تنظیمات مطمئن شوید که برق خاموش است.
- DIP سوئیچ ها را روی کارت دختر به صورت زیر تنظیم کنید:
- DIP سوئیچ SW1 را برای نشان دادن شناسه مکعب 0 تنظیم کنید:
سوئیچ تابع تنظیم 1 توله[0] باز کنید 2 توله[1] باز کنید 3 توله[2] باز کنید 4 — اهمیت نده
DIP سوئیچ SW2 را برای تعیین تنظیمات ساعت تنظیم کنید:
| سوئیچ | تابع | تنظیم |
| 1 | CLK1_FSEL0 | باز (125 مگاهرتز) |
| 2 | CLK1_FSEL1 | باز (125 مگاهرتز) |
| 3 | CLK1_SEL | باز (کریستال) |
| 4 | — | اهمیت نده |
- کارت دختر HMC را با استفاده از کانکتورهای J10 و J8 کارت دختر به کیت توسعه Arria 10 FPGA متصل کنید.
- جامپرها را روی کیت توسعه Arria 10 GX FPGA تنظیم کنید:
- برای انتخاب ولتاژ 8 ولت به عنوان تنظیم VCCIO برای اتصال B FMC، شنت هایی را به جامپر J1.5 اضافه کنید.
- برای انتخاب ولتاژ 11 ولت به عنوان تنظیم VCCIO برای اتصال FMC A، شنت هایی را به جامپر J1.8 اضافه کنید.
کامپایل و تست طرح پیشینampدر سخت افزار
برای کامپایل و اجرای یک آزمایش نمایشی در طراحی سخت‌افزارample، این مراحل را دنبال کنید
- از طراحی سخت افزاری قبلی اطمینان حاصل کنیدampنسل جدید کامل شد
- در نرم افزار Quartus Prime پروژه Quartus Prime را باز کنیدample_design_install_dir> /example_design/par/hmcc_example.qpf.
- در داشبورد Compilation، روی Compile Design (Intel Quartus Prime Pro Edition) کلیک کنید یا Processing > Start Compilation (Intel Quartus Prime Standard Edition) را انتخاب کنید.
- پس از ایجاد یک .sof، این مراحل را برای برنامه‌ریزی طراحی سخت‌افزار دنبال کنیدample در دستگاه Arria 10:
- Tools > Programmer را انتخاب کنید.
- در برنامه نویس روی Hardware Setup کلیک کنید.
- یک دستگاه برنامه نویسی را انتخاب کنید.
- کیت توسعه Arria 10 GX FPGA را انتخاب کرده و اضافه کنید که جلسه Quartus Prime شما می تواند به آن متصل شود.
- مطمئن شوید که حالت روی J تنظیم شده استTAG.
- روی «تشخیص خودکار» کلیک کنید و هر دستگاهی را انتخاب کنید.
- روی دستگاه Arria 10 دوبار کلیک کنید.
- .sof را باز کنیدample_design_install_dir>/example_design/par/output_ files,
توجه داشته باشید: نرم افزار Quartus Prime دستگاه را به دستگاه موجود در .sof تغییر می دهد. - در ردیف با .sof خود، کادر موجود در ستون Program/Configure را علامت بزنید.
- روی Start کلیک کنید.
- پس از اینکه نرم افزار دستگاه را با طراحی سخت افزاری پیکربندی کردampبه LED های برد توجه کنید:
- یک LED قرمز چشمک زن نشان می دهد که طرح در حال اجرا است.
- دو LED سبز در نزدیکی LED چشمک زن قرمز نشان می دهد که پیوند HMC مقداردهی اولیه شده است و آزمایش با موفقیت انجام می شود.
- یک LED قرمز در نزدیکی چراغ قرمز چشمک زن نشان می دهد که تست شکست خورده است.
- اختیاری. برای مشاهده خروجی تست اضافی، از میز تست کنسول سیستم استفاده کنید.
توجه: از کنسول سیستم برای نظارت بر سیگنال های وضعیت در طراحی استفاده کنیدampهنگامی که برد از طریق J به کامپیوتر شما متصل می شودTAG رابط. کنسول سیستم وضعیت LED برد را برای نظارت از راه دور، وضعیت اولیه سازی برای هر مرحله و وضعیت تولید کننده درخواست و بررسی کننده پاسخ هر پورت را نشان می دهد. کنسول سیستم همچنین یک رابط برای شروع یا شروع مجدد آزمایش ارائه می دهد.- Tools > System Debugging Tools > System Console را انتخاب کنید.
- در کنسول سیستم، را انتخاب کنید File > اجرای اسکریپت.
- را باز کنید file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
- نرم افزار خروجی تست گرافیکی را بارگذاری می کند. برای اجرای مجدد آزمون، دوباره شروع را انتخاب کنید.
کامپایل و تست طرح پیشینampدر سخت افزار
طراحی کنترلر مکعب حافظه هیبریدی
طراحی پیشینample توضیحات
طرح سابقample عملکرد هسته IP کنترلر مکعب حافظه هیبریدی را نشان می دهد. می توانید طرح را از Ex ایجاد کنیدampبرگه طراحی رابط کاربری گرافیکی کنترلر مکعب حافظه ترکیبی (GUI) در ویرایشگر پارامتر IP.
ویژگی ها
- I2C Master و دستگاه حالت اولیه I2C برای کارت دختر HMC و پیکربندی HMC
- ATX PLL و دستگاه حالت کالیبراسیون مجدد فرستنده گیرنده
- مولد درخواست
- درخواست مانیتور
- رابط کنسول سیستم
سخت افزار و نرم افزار مورد نیاز
Altera از سخت افزار و نرم افزار زیر برای آزمایش طراحی قبلی استفاده می کندampدر:
- نرم افزار Intel Quartus Prime
- کنسول سیستم
- شبیه ساز ModelSim-AE، Modelsim-SE، NCsim (فقط Verilog HDL) یا VCS
- کیت توسعه Arria 10 GX FPGA
- کارت دختر HMC
توضیحات عملکردی
Altera یک طراحی آماده تلفیقی را ارائه می دهدampبا هسته IP کنترلر HMC. این طرح سابقampکیت توسعه Arria 10 GX FPGA را با یک کارت دختر HMC که از طریق کانکتورهای FMC متصل است، هدف قرار می دهد.
می توانید از طرح به عنوان نمونه استفاده کنیدampبرای اتصال صحیح هسته IP خود به طرح خود، یا به عنوان یک طراحی آغازگر می توانید برای نیازهای طراحی خود شخصی سازی کنید. طرح سابقample شامل یک ماژول اصلی I2C، یک ماژول کالیبراسیون مجدد PLL/CDR، یک هسته IP فرستنده گیرنده خارجی PLL و منطق برای تولید و بررسی تراکنش‌ها است. طرح سابقample یک دستگاه Micron HMC 15G-SR HMC را فرض می کند که یک fo استurlدستگاه جوهر، روی کارت دختر. طرح سابقample شامل یک نمونه از هسته IP است و به یک پیوند واحد در دستگاه HMC متصل می شود. شکل 2-1: طراحی کنترلر HMC مثالampلو بلوک دیاگرام
بعد از اینکه Arria 10 FPGA را با طراحی قبلی پیکربندی کردیدampکنترل‌کننده I2C ژنراتورهای ساعت روی برد و دستگاه HMC را پیکربندی می‌کند. هنگامی که کالیبراسیون کامل شد، طراحی به عنوان مثالample ATX PLL را کالیبره می کند. در طول عملیات، مولد درخواست دستورات خواندن و نوشتن را تولید می کند که هسته IP کنترلر HMC آن را پردازش می کند. مانیتور درخواست پاسخ ها را از هسته IP گرفته و صحت آنها را بررسی می کند.
سیگنال های رابط
جدول 2-1: طراحی هسته IP کنترلر HMC Exampسیگنال ها
| نام سیگنال
clk_50 |
جهت
ورودی |
عرض (بیت)
1 |
توضیحات
ساعت ورودی 50 مگاهرتز |
| hssi_refclk | ورودی | 1 | ساعت مرجع CDR برای هسته IP HMC و HMCC. |
| نام سیگنال
hmc_lxrx |
جهت
ورودی |
عرض (بیت)
تعداد کانال (16 یا 8) |
توضیحات
پین های دریافت کننده فرستنده FPGA. |
| hmc_lxtx | خروجی | تعداد کانال (16
یا 8) |
پین های انتقال گیرنده FPGA. |
| hmc_ctrl_lxrxps | ورودی | 1 | کنترل صرفه جویی در مصرف انرژی فرستنده گیرنده FPGA. |
| hmc_ctrl_lxtxps | خروجی | 1 | کنترل صرفه جویی در مصرف انرژی فرستنده گیرنده HMC. |
| hmc_ctrl_ferr_n | ورودی | 1 | خروجی HMC FERR_N. |
| hmc_ctrl_p_rst_n | خروجی | 1 | ورودی HMC P_RST_N. |
| hmc_ctrl_scl | دو جهته | 1 | ساعت پیکربندی HMC I2C. |
| hmc_ctrl_sda | دو جهته | 1 | داده های پیکربندی HMC I2C. |
| fmc0_scl | خروجی | 1 | استفاده نشده برای محافظت از پین‌های ورودی/خروجی FPGA در برابر خروجی 3.3 ولت روی کارت دختر، پایین رانده می‌شود. |
| fmc0_sda | خروجی | 1 | استفاده نشده برای محافظت از پین‌های ورودی/خروجی FPGA در برابر خروجی 3.3 ولت روی کارت دختر، پایین رانده می‌شود. |
| فشار_دکمه | ورودی | 1 | ورودی دکمه فشار برای تنظیم مجدد استفاده می شود. |
| ضربان_قلب_n | خروجی | 1 | خروجی LED ضربان قلب. |
| link_init_complete_n | خروجی | 1 | مقداردهی اولیه لینک خروجی LED کامل. |
| test_passed_n | خروجی | 1 | خروجی LED را تست کرد. |
| test_failed_n | خروجی | 1 | خروجی LED ناموفق را آزمایش کنید. |
طراحی پیشینampنقشه ثبت نام
جدول 2-2: طراحی هسته IP کنترلر HMC Exampنقشه ثبت نام
نوشتن در این رجیسترها طرح را بازنشانی می کند.
| بیت ها
1:0 |
نام فیلد
تعداد بندر |
تایپ کنید
RO |
مقدار در حالت تنظیم مجدد
متفاوت است |
توضیحات
تعداد پورت ها برای نمونه هسته IP. |
| 7:2 | رزرو شده است | RO | 0x00 |
جدول 2-4: ثبت BOARD_LEDs
این رجیستر وضعیت LED های برد را منعکس می کند
| بیت ها
0 |
نام فیلد
تست ناموفق بود |
تایپ کنید
RO |
مقدار در حالت تنظیم مجدد
0x00 |
توضیحات
تست ناموفق بود. |
| 1 | آزمون قبول شد | RO | 0x00 | آزمون قبول شد |
| 2 | راه اندازی پیوند HMCC کامل شد | RO | 0x00 | راه اندازی لینک HMC کامل و آماده برای ترافیک است. |
| 3 | ضربان قلب | RO | 0x00 | هنگامی که طرح در حال اجرا است تغییر می کند. |
| 7:4 | رزرو شده است | RO | 0x00 |
جدول 2-5: ثبت نام TEST_INITIALIZATION_STATUS
| بیت ها
0 |
نام فیلد
مجموعه ژنراتور ساعت I2C |
تایپ کنید
RO |
مقدار در حالت تنظیم مجدد
0x00 |
توضیحات
ژنراتورهای ساعت روی برد پیکربندی شدند. |
| 1 | ATX PLL و کالیبراسیون مجدد فرستنده و گیرنده کامل شد | RO | 0x00 | ATX PLL و فرستنده و گیرنده ها مجدداً به ساعت ورودی کالیبره شدند. |
| 2 | I2C HMC
پیکربندی کامل شد |
RO | 0x00 | پیکربندی دستگاه HMC روی I2C کامل شد. |
| 3 | راه اندازی پیوند HMC کامل شد | RO | 0x00 | راه اندازی لینک HMC کامل و آماده برای ترافیک است. |
| 7:4 | رزرو شده است | RO | 0x00 |
جدول 2-6: PORT_STATUS ثبت نام
| بیت ها
0 |
نام فیلد
درگاه 0 درخواست تأیید می کند |
تایپ کنید
RO |
مقدار در حالت تنظیم مجدد
0x00 |
توضیحات
تولید درخواست پورت 0 تکمیل شد. |
| 1 | پورت 0 پاسخ ها خوب است | RO | 0x00 | بررسی پاسخ پورت 0 به پایان رسید. |
| 2 | درگاه 1 درخواست تأیید می کند | RO | 0x00 | تولید درخواست پورت 1 تکمیل شد. |
| 3 | پورت 1 پاسخ ها خوب است | RO | 0x00 | بررسی پاسخ پورت 1 به پایان رسید. |
| بیت ها
4 |
نام فیلد
درگاه 2 درخواست تأیید می کند |
تایپ کنید
RO |
مقدار در حالت تنظیم مجدد
0x00 |
توضیحات
تولید درخواست پورت 2 تکمیل شد. |
| 5 | پورت 2 پاسخ ها خوب است | RO | 0x00 | بررسی پاسخ پورت 2 به پایان رسید. |
| 6 | درگاه 3 درخواست تأیید می کند | RO | 0x00 | تولید درخواست پورت 3 تکمیل شد. |
| 7 | پورت 4 پاسخ ها خوب است | RO | 0x00 | بررسی پاسخ پورت 3 به پایان رسید. |
اطلاعات تکمیلی
طراحی کنترلر HMC Exampراهنمای کاربر تاریخچه ویرایش
جدول A-1: تاریخچه بازنگری سند
ویژگی های جدید و تغییرات در طراحی قبلی را خلاصه می کندampراهنمای کاربر برای هسته IP کنترلر HMC.
| تاریخ | نسخه ACDS | تغییرات |
| 2016.05.02 | 16.0 | انتشار اولیه |
نحوه تماس با اینتل
جدول A-2: نحوه تماس با اینتل
برای یافتن به روزترین اطلاعات در مورد محصولات اینتل، به این جدول مراجعه کنید. همچنین می توانید با دفتر فروش محلی اینتل یا نماینده فروش خود تماس بگیرید.
| تماس بگیرید | روش تماس | آدرس |
| پشتیبانی فنی | Webسایت | www.altera.com/support |
|
آموزش فنی |
Webسایت | www.altera.com/training |
| ایمیل | FPGATraining@intel.com | |
| ادبیات محصول | Webسایت | www.altera.com/literature |
| پشتیبانی غیر فنی: عمومی | ایمیل | nacomp@altera.com |
| تماس بگیرید
پشتیبانی غیر فنی: مجوز نرم افزار |
روش تماس
ایمیل |
آدرس
|
اطلاعات مرتبط
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/literature
- nacomp@altera.com
- autorization@altera.com
قراردادهای تایپوگرافی
جدول A-3: قراردادهای تایپوگرافی
قراردادهای تایپی که این سند استفاده می کند را فهرست می کند
نماد بازخورد به شما امکان می دهد در مورد سند بازخورد خود را به Altera ارسال کنید. روش‌های جمع‌آوری بازخورد برای هر سند متفاوت است
شرکت اینتل تمامی حقوق محفوظ است. کلمات و آرم های Intel، آرم اینتل، Altera، Arria، Cyclone، Enpirion، MAX، Nios، Quartus و Stratix علائم تجاری شرکت اینتل یا شرکت های تابعه آن در ایالات متحده و/یا سایر کشورها هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، ندارد، مگر اینکه صراحتاً توسط اینتل به صورت کتبی با آن موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
نام ها و مارک های دیگر ممکن است به عنوان دارایی دیگران ادعا شود
101 Innovation Drive, San Jose, CA 95134
آخرین به روز رسانی برای Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 نوآوری درایو
سن خوزه، CA 95134
www.altera.com
اسناد / منابع
 |
طراحی کنترلر مکعب حافظه هیبریدی ALTERA Arria 10 Example [pdfراهنمای کاربر طراحی کنترلر مکعب حافظه هیبریدی Arria 10 Example، Arria 10، طراحی کنترلر مکعب حافظه هیبریدی Example، طراحی کنترلر سابقample, Design Example |