ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

U Disegnu di Controller Cube di Memoria Hybrid Exampu User Guide furnisce infurmazioni nantu à u disignu è l'usu di u disignu hardware di u Controller HMC, esample. A guida hè aghjurnata per Quartus Prime Design Suite 16.0 è hè stata aghjurnata l'ultima volta u 2 di maghju 2016.
U Design ExampLe Quick Start Guide fornisce istruzioni passo-passo per compilare, simulare, generare e testare il design del controller HMC ex.ample. Vede a Figura 1-1 per un sopraview di i passi di sviluppu.

Design Example Description

U disignu hardware di u Controller HMC example include diversi cumpunenti cum'è Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, è HMC Device. L'exampu disignu richiede paràmetri specifichi per operare bè nantu à u Kit di Sviluppu Arria 10 GX FPGA cù a carta figlia HMC.

Informazioni supplementari

A sezione di Informazioni Addiziunali furnisce dettagli nantu à a struttura di u repertoriu per u disignu generatu example, a storia di rivisione di a guida d'utilizatore, cunvenzioni tipografiche utilizzate in a guida, è cumu cuntattà Intel per supportu.

Istruzzioni per l'usu di u produttu

Segui l'istruzzioni sottu per utilizà u disignu di hardware di u Controller HMC exampLe:

1. Cumpilà u disignu example usendu un simulatore
2. Eseguite simulazioni funziunali
3. Generate u disignu example
4. Cumpilà u disignu example using Quartus Prime
5. Pruvate u disignu di hardware

Nota chì a cunfigurazione hardware è a prova files per u disignu exampsi trovanu in /example_design/par, mentri a simulazione files sò situati in /example_design/sim.

Per aiutà à capisce cumu utilizà u core IP di u Controller Cube di Memoria Hybrid, u core presenta un bancu di prova simulabile è un disignu hardware ex.ample chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware. Pudete scaricà u disignu compilatu à u Intel® Arria® 10 GX FPGA Development Kit.

Information Related
Hybrid Memory Cube Controller IP Core Guida d'utilizatore

Design Example Structure Directory

A cunfigurazione hardware è a prova files (u disignu hardware example) si trovanu inample_ design_install_dir>/example_design/par. A simulazione files (testbench per a simulazione solu) sò situati inample_design_install_dir>/example_design/sim.

Design Exampi cumpunenti

U disignu hardware di u Controller HMC example include i seguenti cumpunenti:

• Core IP Controller HMC cù clock di riferimentu CDR impostatu à 125 MHz è cù mapping RX predeterminatu è paràmetri di mapping TX.
  Nota: U disignu example richiede questi paràmetri per operare bè nantu à u Kit di Sviluppu Arria 10 GX FPGA cù a carta figlia HMC.
• Lògica di u cliente chì coordina a prugrammazione di u core IP, è generazione di pacchetti è verificazione.
• JTAG controller chì cumunica cù a Console di Sistema Altera. Pudete cumunicà cù a logica di u cliente attraversu a Console di Sistema.

Elenca a chjave files chì implementanu l'examplu testbench.

/src/hmcc_example.sv	Disegnu di hardware di primu livellu example file.
/sim/hmcc_tb.sv	Primu livellu file per a simulazione.
Testbench Scripts Nota: Aduprate u Make furnitufile per generà sti script.
/sim/run_vsim.do	U script ModelSim per eseguisce u testbench.
/sim/run_vcs.sh	U script Synopsys VCS per eseguisce u testbench.
/sim/run_ncsim.sh	U script Cadence NCSim per eseguisce u testbench.

Generazione di u Design Example

Figura 1-5: Esample Tabulazione Design in l'Editor di Parametri di Controller Cube di Memoria Hybrid

Segui questi passi per generà u disignu di hardware Arria 10 example è testbench:

1. In u Catalogu IP (Tools> Catalogu IP), selezziunate a famiglia di dispositivi di destinazione Arria 10.
2. In u Catalogu IP, cercate è selezziunate Hybrid Memory Cube Controller. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .qsys.
4. Duvete selezziunà un dispositivu Arria 10 specificu in u campu Dispositivu, o mantene u dispusitivu predeterminatu chì u software Quartus Prime sceglie.
5. Cliccate OK. L'editore di paràmetri IP appare.
6. In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
7. Nantu à l'Example Design tab, sceglite i seguenti paràmetri per u disignu exampLe:
   1. Per Select Design, selezziunate l'opzione HMCC Daughter Board.
   2. Per Exampu Design Files, selezziunate l'opzione Simulazione per generà u testbench, è selezziunate l'opzione Sintesi per generà u disignu hardware ex.ample.
   3. Per u Formatu HDL Generatu, solu Verilog hè dispunibule.
   4. Per Target Development Kit selezziunate u Arria 10 GX FPGA Development Kit (Production Silicon).
      Nota: Quandu sceglite stu kit, u disignu hardware example overwrites a vostra selezzione di u dispusitivu nanzu cù u dispusitivu nant'à u bordu di destinazione. Quandu generate u disignu example, u software Intel Quartus Prime crea Intel
      Prughjettu Quartus Prime, paràmetri, è assignazioni di pin per u tavulinu chì avete sceltu. Se ùn vulete micca chì u software sia destinatu à un tavulinu specificu, selezziunate Nimu.
8. Cliccate u Generate Exampu buttone Design

Capisce u Testbench

Altera furnisce un design example cù u core IP di u Controller HMC. U disignu example hè dispunibule sia per a simulazione di u vostru core IP sia per a compilazione. U disignu example in simulazione funziona cum'è l'HMC Controller IP core testbench.
Se cliccate Generate Example Design in l'editore di parametri HMC Controller, u software Quartus Prime genera un testbench di dimostrazione. L'editore di paràmetri vi invita à u locu desideratu di u testbench.
Per simulà u testbench, duvete furnisce u vostru propiu mudellu funzionale di bus HMC (BFM). Altera prova u disignu example testbench cù u Micron Hybrid Memory Cube BFM. U testbench ùn include micca un modulu maestru I2C, perchè u Micron HMC BFM ùn sustene micca è ùn hè micca bisognu di cunfigurazione da un modulu I2C.
In simulazione, u testbench cuntrolla un TX PLL è l'interfaccia di u percorsu di dati per realizà a seguente sequenza d'azzioni:

1. Configura l'HMC BFM cù a freccia di dati core IP di u Controller HMC è a larghezza di u canali, in Modu di Risposta Open Loop.
2. Stabbilisce u ligame trà u BFM è u core IP.
3. Dirige ognuna di i quattru porti di u core IP per scrive quattru pacchetti di dati à u BFM.
4. Dirige u core IP per leghje i dati da u BFM.
5. Verifica chì i dati di lettura currispondenu à i dati di scrittura.
6. Se i dati currispondenu, mostra TEST_PASSED.

Simulazione di u Design Example Testbench
Figura 1-6: Prucedura

Segui questi passi per simulà u testbench:

1. À a linea di cumanda, cambia à uample>/sim directory.
2. Type make scripts.
3. Scrivite unu di i seguenti cumandamenti, secondu u vostru simulatore:
4. À view risultati di simulazione:
   1. Quandu eseguite u testbench in qualsiasi di i trè simulatori supportati, u script eseguisce a sequenza di testbench è registra l'attività di simulatore inample directory>/example_ design/sim/ .log. hè "vsim", "ncsim" o "vcs".
   2. Quandu eseguite u testbench in qualsiasi di i trè simulatori supportati, u script genera una forma d'onda file. Pudete eseguisce u cumandamentu make _gui per carica a forma d'onda in a forma d'onda specifica di u simulatore viewer.
      À view la forma d'onda file in u vostru simulatore, scrivite unu di i seguenti cumandamenti:

      Licenza di simulatore Mentor Graphics ModelSim	Linea di cumanda fà vsim_gui	Forma d'onda File <design exampu cartulare>/example_design/sim/mentor/hmcc_wf.wlf
      Sinopsys Discovery Ambiente Visuale	fà vcs_gui	<design exampu cartulare>/example_design/sim/ hmcc_wf.vpd
      Forma d'onda di cadenza SimVision	fà ncsim_gui	<design exampu cartulare>/example_design/sim/cadence/hmcc_wf.shm
5. Analizà i risultati. U testbench successu manda è riceve dece pacchetti per portu, è mostra Test_PASSED "

Stabbilimentu di u Cunsigliu

Configurate a tavola per eseguisce u disignu di hardware example.
Nota: Assicuratevi chì l'alimentazione hè spenta prima di cambià qualsiasi paràmetru.

1. Pone l'interruttori DIP nantu à a carta figlia cum'è seguita:
2. Impostate l'interruttore DIP SW1 per indicà l'ID di cube 0:
   

   Cambia	Funzione	Paràmetru
   1	CUB[0]	Apertu
   2	CUB[1]	Apertu
   3	CUB[2]	Apertu
   4	—	Ùn importa micca

Impostate l'interruttore DIP SW2 per specificà i paràmetri di l'orologio:

Cambia	Funzione	Paràmetru
1	CLK1_FSEL0	Apertu (125 MHz)
2	CLK1_FSEL1	Apertu (125 MHz)
3	CLK1_SEL	Apertu (Cristal)
4	—	Ùn importa micca

• Cunnette a carta figlia HMC à u Kit di Sviluppu Arria 10 FPGA utilizendu i connettori J8 è J10 di a carta figlia.
• Pone i jumpers nantu à u Arria 10 GX FPGA Development Kit:
• Aghjunghjite shunt à u jumper J8 per selezziunà 1.5 V cum'è u paràmetru VCCIO per u connettore FMC B.
• Aghjunghjite shunt à u jumper J11 per selezziunà 1.8 V cum'è l'impostazione VCCIO per u connettore FMC A.

Cumpilà è Testa u Design Example in Hardware

Per cumpilà è eseguisce una prova di dimostrazione nantu à u disignu hardware example, seguitate sti passi

1. Assicurà u disignu hardware exampa generazione hè cumpleta.
2. In u software Quartus Prime, apre u prughjettu Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. In u Dashboard di Compilation, cliccate Compile Design (Intel Quartus Prime Pro Edition) o sceglite Processing> Start Compilation (Intel Quartus Prime Standard Edition).
4. Dopu avè generatu un .sof, seguitate sti passi per programà u disignu hardware example nantu à u dispusitivu Arria 10:
   1. Sceglite Strumenti> Programmatore.
   2. In u Programmatore, cliccate nantu à u Hardware Setup.
   3. Selezziunà un dispusitivu di prugrammazione.
   4. Selezziunate è aghjunghje u Arria 10 GX FPGA Development Kit à quale a vostra sessione Quartus Prime pò cunnette.
   5. Assicuratevi chì Modu hè impostatu à JTAG.
   6. Cliccate Auto Detect è sceglite qualsiasi dispositivu.
   7. Doppiu cliccà u dispusitivu Arria 10.
   8. Aprite u .sof inample_design_install_dir>/example_design/par/output_ files,
      Nota: U software Quartus Prime cambia u dispusitivu in quellu in u .sof.
   9. In a fila cù u vostru .sof, verificate a casella in a colonna Program / Configure.
   10. Cliccate Start.
   11. Dopu chì u software cunfigurà u dispusitivu cù u disignu hardware example, osservate i LED di bordu:
       1. Un LED rossu lampeggiante significa chì u disignu hè in esecuzione.
       2. Dui LED verdi vicinu à u LED lampeggiante rossu significa chì u ligame HMC hè inizializatu è a prova hè passata.
       3. Un LED rossu vicinu à u LED rossu lampeggiante significa chì a prova hà fiascatu.
   12. Opcional. Aduprate u testbench di a Consola di Sistema per osservà a pruduzzioni di teste supplementari.
       Nota: Aduprate a Console di u Sistema per monitorizà i signali di statutu in u disignu example quandu u bordu hè cunnessu à u vostru urdinatore attraversu u JTAG interfaccia. A Console di u Sistema mostra u statu di LED di u bordu per u monitoraghju remotu, u statu di inizializazione per ogni passu, è u statu di u generatore di dumanda di ogni portu è u verificatore di risposta. A Console di u Sistema furnisce ancu una interfaccia per inizià o ripiglià a prova.
       1. Sceglite Strumenti> Strumenti di Debugging di Sistema> Console di Sistema.
       2. In u System Console, sceglite File > Eseguite Script.
       3. Aprite u file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. U software carica l'output di prova grafica. Scegli Re-start per eseguisce a prova di novu.

Cumpilà è Testa u Design Example in Hardware

Disegnu di Controller Cube di Memoria Hybrid

Design Example Description

U disignu example mostra a funziunalità di u core IP Hybrid Memory Cube Controller. Pudete generà u disignu da l'Example Tabulazione Design di l'interfaccia d'utilizatore grafica (GUI) di Hybrid Memory Cube Controller in l'editore di paràmetri IP.

Features

• I2C master e I2C initialization state machine per a scheda figlia HMC è a cunfigurazione HMC
• ATX PLL è a macchina di stati di ricalibrazione di transceiver
• Generatore di dumanda
• Richiesta monitor
• Interfaccia di Console di sistema

Requisiti di Hardware è Software
Altera usa i seguenti hardware è software per pruvà u disignu exampLe:

• U software Intel Quartus Prime
• Console di sistema
• ModelSim-AE, Modelsim-SE, NCsim (solu Verilog HDL), o simulatore VCS
• Arria 10 GX FPGA Development Kit
• Carta figlia HMC

Descrizzione Funziunale

Altera furnisce un disignu prontu per a compilazione example cù u core IP di u Controller HMC. Stu disignu example mira à u Kit di Sviluppu Arria 10 GX FPGA cù una carta figlia HMC cunnessa attraversu i connettori FMC.
Pudete aduprà u disignu cum'è example per a cunnessione curretta di u vostru core IP à u vostru disignu, o cum'è un disignu iniziale pudete persunalizà per i vostri bisogni di cuncepimentu. U disignu example include un modulu maestru I2C, un modulu di recalibrazione PLL / CDR, un core IP di transceiver esternu PLL, è logica per generà è verificà e transazzioni. U disignu example assume un dispositivu Micron HMC 15G-SR HMC, chì hè un fourldispusitivu inchiostro, nant'à a carta figlia. U disignu example include una istanza di u core IP è cunnetta à un ligame unicu nantu à u dispusitivu HMC. Figura 2-1: Disegnu di u Controller HMC Esampu Block Diagram

Dopu avè configuratu l'Arria 10 FPGA cù u disignu example, u controller I2C cunfigura i generatori di clock integrati è u dispusitivu HMC. Quandu a calibrazione hè finita, u disignu example calibra l'ATX PLL. Durante l'operazione, u generatore di richieste genera cumandamenti di lettura è scrittura chì u core IP di u Controller HMC poi processa. U monitoru di dumanda catturà e risposte da u core IP è verificate per a correzione.

Segnali d'interfaccia
Tabella 2-1: Disegnu di u core IP di u Controller HMC Esample Signals

Signal Name clk_50	Direzzione Input	Larghezza (bits) 1	Descrizzione Clock d'entrata di 50 MHz.
hssi_refclk	Input	1	Clock di riferimentu CDR per u core IP HMC è HMCC.

Signal Name hmc_lxrx	Direzzione Input	Larghezza (bits) Conte di canali (16 o 8)	Descrizzione Transceiver FPGA riceve pin.
hmc_lxtx	Output	Conte di canali (16 o 8)	Transceiver FPGA trasmette pin.
hmc_ctrl_lxrxps	Input	1	U cuntrollu di risparmiu di energia di transceiver FPGA.
hmc_ctrl_lxtxps	Output	1	U cuntrollu di risparmiu di energia di u transceiver HMC.
hmc_ctrl_ferr_n	Input	1	Uscita HMC FERR_N.
hmc_ctrl_p_rst_n	Output	1	Input HMC P_RST_N.
hmc_ctrl_scl	Bidirezionale	1	Clock di cunfigurazione HMC I2C.
hmc_ctrl_sda	Bidirezionale	1	Dati di cunfigurazione HMC I2C.
fmc0_scl	Output	1	Inutilisatu. Driven low to protect the FPGA I/O pins from the 3.3 V pullup on the daughter card.
fmc0_sda	Output	1	Inutilisatu. Driven low to protect the FPGA I/O pins from the 3.3 V pullup on the daughter card.
push_button	Input	1	Push button input usatu per reset.
heart_batte_n	Output	1	Sortie LED Heartbeat.
link_init_complete_n	Output	1	L'inizializazione di u ligame cumpleta l'output LED.
test_passed_n	Output	1	Pruvate l'output LED passatu.
test_failed_n	Output	1	A prova di u LED falliu.

Design Example Register Map
Tabella 2-2: Disegnu di u core IP di u Controller HMC Esample Register Map

Scrivite in questi registri resetta u disignu.

Bits 1: 0	Nome di campu Port Count	Tipu RO	Valore nantu à Reset Varia	Descrizzione Numero di porti per l'istanza core IP.
7: 2	Riservatu	RO	0x00

Table 2-4: Registru BOARD_LEDs
Stu registru riflette u statutu di i LED di u bordu

Bits 0	Nome di campu Pruva falluta	Tipu RO	Valore nantu à Reset 0x00	Descrizzione A prova hà fiascatu.
1	Test Passatu	RO	0x00	Testu passatu.
2	L'inizializazione di u ligame HMCC hè cumpleta	RO	0x00	L'inizializazione di u ligame HMC cumpleta è pronta per u trafficu.
3	Battitu di core	RO	0x00	Cambia quandu u disignu hè in esecuzione.
7: 4	Riservatu	RO	0x00

Table 2-5: TEST_INITIALIZATION_STATUS Registru

Bits 0	Nome di campu I2C Clock Generator Set	Tipu RO	Valore nantu à Reset 0x00	Descrizzione Generatori di clock à bordu cunfigurati.
1	ATX PLL è Recalibration Transceiver Completa	RO	0x00	ATX PLL è transceivers re-calibrati à u clock di input.
2	I2C HMC Cunfigurazione cumpleta	RO	0x00	A cunfigurazione di u dispositivu HMC nantu à I2C cumpleta.
3	L'inizializazione di u ligame HMC hè cumpleta	RO	0x00	L'inizializazione di u ligame HMC cumpleta è pronta per u trafficu.
7: 4	Riservatu	RO	0x00

Table 2-6: PORT_STATUS Register

Bits 0	Nome di campu Port 0 Requests OK	Tipu RO	Valore nantu à Reset 0x00	Descrizzione Port 0 generazione di dumanda cumpleta.
1	Port 0 Risposte OK	RO	0x00	U cuntrollu di a risposta di u portu 0 hè passatu.
2	Port 1 Requests OK	RO	0x00	Port 1 generazione di dumanda cumpleta.
3	Port 1 Risposte OK	RO	0x00	U cuntrollu di a risposta di u portu 1 hè passatu.

Bits 4	Nome di campu Port 2 Requests OK	Tipu RO	Valore nantu à Reset 0x00	Descrizzione Port 2 generazione di dumanda cumpleta.
5	Port 2 Risposte OK	RO	0x00	U cuntrollu di a risposta di u portu 2 hè passatu.
6	Port 3 Requests OK	RO	0x00	Port 3 generazione di dumanda cumpleta.
7	Port 4 Risposte OK	RO	0x00	U cuntrollu di a risposta di u portu 3 hè passatu.

Informazioni supplementari

HMC Controller Design Example User Guide Storia di Revisioni
Table A-1: ​​Storia di Revisione di Documenti
Riassume e funzioni novi è cambiamenti in u disignu exampguida d'utilizatore per u core IP di HMC Controller.

Data	Versione ACDS	Cambiamenti
2016.05.02	16.0	Liberazione iniziale.

Cumu cuntattate Intel
Table A-2: Cumu cuntattà Intel
Per truvà l'infurmazioni più recenti nantu à i prudutti Intel, riferite à sta tabella. Pudete ancu cuntattà u vostru uffiziu di vendita Intel locale o rappresentante di vendita.

Cuntattu	Metudu di Cuntattu	Indirizzu
Supportu tecnicu	Websitu	www.altera.com/support
Formazione tecnica	Websitu	www.altera.com/training
	E-mail	FPGATraining@intel.com
Literatura di u produttu	Websitu	www.altera.com/literature
Supportu micca tecnicu: generale	E-mail	nacomp@altera.com

Cuntattu   Supportu micca tecnicu: licenza di software

Metudu di Cuntattu   E-mail

Indirizzu   authorization@altera.com

Information Related

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Cunvenzioni tipografiche

Table A-3: Cunvenzioni tipografiche
Elenca e cunvenzioni tipografiche utilizzate stu documentu

L'icona Feedback permette di mandà feedback à Altera nantu à u documentu. I metudi di cullizzioni di feedback varianu in quantu appropritatu per ogni documentu

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus è Stratix parolle è loghi sò marchi di Intel Corporation o di e so filiali in i Stati Uniti è / o in altri paesi. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri
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Ultima aghjurnazione per Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Drive di l'Innovazione
San Jose, CA 95134
www.altera.com

Documenti / Risorse

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdfGuida di l'utente Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example

Referenze

• Manuale d'usu