ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

דגם ה-Hybrid Memory Cube Controller Design Exampהמדריך למשתמש מספק מידע על העיצוב והשימוש בתכנון החומרה של בקר HMC, למשלample. המדריך מעודכן עבור Quartus Prime Design Suite 16.0 ועודכן לאחרונה ב-2 במאי 2016.
אקס העיצובampהמדריך להתחלה מהירה מספק הוראות שלב אחר שלב להידור, הדמיה, יצירה ובדיקה של התכנון לשעבר של בקר HMCample. עיין באיור 1-1 לעודףview של שלבי הפיתוח.

עיצוב דוגמהample תיאור

עיצוב החומרה של בקר HMC למשלampה-le כולל רכיבים שונים כגון Board Arria 10 Device, HMC Controller IP Core, שעונים ואיפוס TX PLLs, Data Path Request and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM בקרה ונוריות, ממשק סטטוס בקר , Avalon-MM I 2C Master, אתחול מצב מכונת, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Configuration Reconfiguration, ומכשיר HMC. האקסampהעיצוב דורש הגדרות ספציפיות כדי לפעול כראוי בערכת הפיתוח של Arria 10 GX FPGA עם כרטיס הבת HMC.

מידע נוסף

הסעיף מידע נוסף מספק פרטים על מבנה הספריות עבור העיצוב שנוצר למשלample, היסטוריית הגרסאות של המדריך למשתמש, מוסכמות טיפוגרפיות המשמשות במדריך וכיצד ליצור קשר עם אינטל לקבלת תמיכה.

הוראות שימוש במוצר

עקוב אחר ההוראות שלהלן כדי להשתמש בעיצוב החומרה של בקר HMC, למשלampעל:

1. הרכיב את העיצוב למשלample באמצעות סימולטור
2. בצע סימולציה פונקציונלית
3. צור את העיצוב למשלample
4. הרכיב את העיצוב למשלample באמצעות Quartus Prime
5. בדוק את עיצוב החומרה

שים לב כי תצורת החומרה ובדיקה files עבור העיצוב לשעברample ממוקמים ב-/example_design/par, תוך כדי הסימולציה files ממוקמים ב-/example_design/sim.

כדי לעזור לך להבין כיצד להשתמש בליבת IP של בקר קוביית הזיכרון ההיברידית, הליבה כוללת שולחן בדיקה שניתן לסימולציה ועיצוב חומרה לשעברample שתומך בהידור ובדיקות חומרה. כאשר אתה יוצר את העיצוב למשלample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה. אתה יכול להוריד את העיצוב המהודר לערכת הפיתוח של Intel® Arria® 10 GX FPGA.

מידע קשור
מדריך למשתמש של קוביית זיכרון היברידי IP Core

עיצוב דוגמהampמבנה המדריך

תצורת החומרה ובדיקה files (עיצוב החומרה למשלample) ממוקמים בample_ design_install_dir>/example_design/par. הסימולציה files (ספסל הבדיקה לסימולציה בלבד) ממוקמים בample_design_install_dir>/example_design/sim.

עיצוב דוגמהample Components

עיצוב החומרה של בקר HMC למשלample כולל את הרכיבים הבאים:

• ליבת IP של בקר HMC עם שעון ייחוס CDR מוגדר ל-125 מגה-הרץ ועם הגדרות מיפוי RX ומיפוי TX ברירת מחדל.
  פֶּתֶק: העיצוב לשעברample דורש הגדרות אלה לפעול כהלכה בערכת הפיתוח Arria 10 GX FPGA עם כרטיס הבת HMC.
• לוגיקה לקוחה המרכזת את התכנות של ליבת ה-IP, ויצירת מנות ובדיקת מנות.
• JTAG בקר המתקשר עם מסוף המערכת של Altera. אתה מתקשר עם הלוגיקה של הלקוח דרך מסוף המערכת.

מפרט את המפתח files שמיישמים את האקסampספסל המבחן.

/src/hmcc_example.sv	עיצוב חומרה ברמה העליונה למשלample file.
/sim/hmcc_tb.sv	ברמה העליונה file לצורך סימולציה.
סקריפטים של ספסל בדיקה פֶּתֶק: השתמש ב-Make המסופקfile כדי ליצור סקריפטים אלה.
/sim/run_vsim.do	סקריפט ModelSim להפעלת ספסל הבדיקה.
/sim/run_vcs.sh	הסקריפט של Synopsys VCS להפעלת ספסל הבדיקה.
/sim/run_ncsim.sh	סקריפט Cadence NCSim להפעלת ספסל הבדיקה.

יצירת ה-Design Example

איור 1-5: דוגמהample Design Tab בעורך הפרמטרים של קוביית הזיכרון ההיברידית

בצע את השלבים הבאים כדי ליצור את עיצוב החומרה של Arria 10, למשלample and testbench:

1. בקטלוג ה-IP (כלים > קטלוג IP), בחר במשפחת מכשירי היעד Arria 10.
2. בקטלוג ה-IP, אתר ובחר Hybrid Memory Cube Controller. החלון וריאציה IP חדשה מופיע.
3. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם qsys.
4. עליך לבחור מכשיר Arria 10 ספציפי בשדה Device, או לשמור את מכשיר ברירת המחדל שתוכנת Quartus Prime בוחרת.
5. לחץ על אישור. עורך פרמטרי ה-IP מופיע.
6. בכרטיסייה IP, ציין את הפרמטרים עבור גרסת ליבת ה-IP שלך.
7. על האקסampבכרטיסייה עיצוב, בחר את ההגדרות הבאות עבור העיצוב, למשלampעל:
   1. עבור Select Design, בחר באפשרות HMCC Daughter Board.
   2. למשלample Design Files, בחר באפשרות סימולציה כדי ליצור את ספסל הבדיקה, ובחר באפשרות סינתזה כדי ליצור את עיצוב החומרה למשלample.
   3. עבור פורמט HDL שנוצר, רק Verilog זמין.
   4. עבור ערכת פיתוח יעד בחר את ערכת הפיתוח של Arria 10 GX FPGA (סיליקון ייצור).
      פֶּתֶק: כאשר אתה בוחר בערכה זו, עיצוב החומרה למשלample מחליף את בחירת ההתקן הקודמת שלך עם ההתקן בלוח היעד. כאשר אתה יוצר את העיצוב למשלample, תוכנת Intel Quartus Prime יוצרת את Intel
      פרויקט, הגדרה והקצאות של Quartus Prime עבור הלוח שבחרת. אם אינך רוצה שהתוכנה תכוון ללוח ספציפי, בחר ללא.
8. לחץ על צור דוגמהampלחצן העיצוב

הבנת ה-Testbench

אלטרה מספקת דוגמה עיצוביתample עם ליבת ה-IP של בקר HMC. העיצוב לשעברample זמין הן לסימולציה של ליבת ה-IP שלך והן להידור. העיצוב לשעברample in סימולציה מתפקד כמו ספסל הבדיקה ליבת ה-HMC Controller IP.
אם תלחץ על צור דוגמהampלעיצוב בעורך הפרמטרים של בקר HMC, תוכנת Quartus Prime מייצרת שולחן בדיקה להדגמה. עורך הפרמטרים יבקש ממך את המיקום הרצוי של שולחן הבדיקה.
כדי לדמות את ספסל הבדיקה, עליך לספק מודל פונקציונלי של אוטובוס HMC משלך (BFM). אלטרה בוחנת את העיצוב לשעברampספסל הבדיקה עם Micron Hybrid Memory Cube BFM. ספסל הבדיקה אינו כולל מודול מאסטר I2C, מכיוון שה- Micron HMC BFM אינו תומך ואינו דורש הגדרה על ידי מודול I2C.
בסימולציה, ספסל הבדיקה שולט ב-TX PLL ובממשקי נתיב הנתונים כדי לבצע את רצף הפעולות הבא:

1. מגדיר את ה-HMC BFM עם קצב נתוני ליבת ה-IP של בקר HMC ורוחב הערוץ, במצב לולאה פתוחה של תגובה.
2. יוצר את הקישור בין ה-BFM לליבת ה-IP.
3. מפנה כל אחת מארבע היציאות של ליבת ה-IP לכתוב ארבע מנות נתונים ל-BFM.
4. מנחה את ליבת ה-IP לקרוא בחזרה את הנתונים מה-BFM.
5. בודק שנתוני הקריאה תואמים לנתוני הכתיבה.
6. אם הנתונים תואמים, מציג TEST_PASSED.

הדמיית ה-Design Example Testbench
איור 1-6: נוהל

בצע את השלבים הבאים כדי לדמות את ספסל הבדיקה:

1. בשורת הפקודה, שנה ל-ampספריית le>/sim.
2. הקלד צור סקריפטים.
3. הקלד אחת מהפקודות הבאות, בהתאם לסימולטור שלך:
4. אֶל view תוצאות סימולציה:
   1. כאשר אתה מפעיל את ה-testbench בכל אחד משלושת הסימולטורים הנתמכים, הסקריפט מבצע את רצף ה-testbench ורושמת את פעילות הסימולטור ב-ample directory>/example_ design/sim/ .עֵץ. הוא "vsim", "ncsim" או "vcs".
   2. כאשר אתה מפעיל את שולחן הבדיקה בכל אחד משלושת הסימולטורים הנתמכים, הסקריפט יוצר צורת גל file. אתה יכול להפעיל את הפקודה make _gui כדי לטעון את צורת הגל בצורת הגל הספציפית לסימולטור viewאה.
      אֶל view צורת הגל file בסימולטור, הקלד אחת מהפקודות הבאות:

      רישיון סימולטור מנטור גרפיקה ModelSim	שורת הפקודה לעשות vsim_gui	צורת גל File <design exampהמדריך >/לְשֶׁעָבַרample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Environment Visual	לעשות vcs_gui	<design exampהמדריך >/לְשֶׁעָבַרample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	לעשות ncsim_gui	<design exampהמדריך >/לְשֶׁעָבַרample_design/sim/ cadence/hmcc_wf.shm
5. נתח את התוצאות. ספסל הבדיקה המוצלח שולח ומקבל עשר מנות לכל יציאה, ומציג Test_PASSED"

הקמת הלוח

הגדר את הלוח כדי להפעיל את עיצוב החומרה למשלample.
פֶּתֶק: ודא שהחשמל כבוי לפני שתשנה הגדרות כלשהן.

1. הגדר את מתגי ה-DIP בכרטיס הבת באופן הבא:
2. הגדר את מתג DIP SW1 כדי לציין מזהה קובייה 0:
   

   מֶתֶג	פוּנקצִיָה	סְבִיבָה
   1	קוב[0]	לִפְתוֹחַ
   2	קוב[1]	לִפְתוֹחַ
   3	קוב[2]	לִפְתוֹחַ
   4	—	לא אכפת לך

הגדר את מתג DIP SW2 כדי לציין הגדרות שעון:

מֶתֶג	פוּנקצִיָה	סְבִיבָה
1	CLK1_FSEL0	פתוח (125 מגה-הרץ)
2	CLK1_FSEL1	פתוח (125 מגה-הרץ)
3	CLK1_SEL	פתוח (גביש)
4	—	לא אכפת לך

• חבר את כרטיס הבת של HMC לערכת הפיתוח של Arria 10 FPGA באמצעות מחברי J8 ו-J10 של כרטיס הבת.
• הגדר את המגשרים בערכת הפיתוח של Arria 10 GX FPGA:
• הוסף shunts למגשר J8 כדי לבחור 1.5 V כהגדרת VCCIO עבור מחבר FMC B.
• הוסף shunts למגשר J11 כדי לבחור 1.8 V כהגדרת VCCIO עבור מחבר FMC A.

קומפילציה ובדיקה של ה-Design Example בחומרה

לקמפל ולהריץ מבחן הדגמה על עיצוב החומרה למשלample, בצע את השלבים הבאים

1. ודא עיצוב חומרה למשלampהדור הושלם.
2. בתוכנת Quartus Prime, פתח את פרויקט Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. בלוח המחוונים של קומפילציה, לחץ על Compile Design (Intel Quartus Prime Pro Edition) או בחר Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. לאחר יצירת ‎.sof, בצע את השלבים הבאים כדי לתכנת את עיצוב החומרה למשלample במכשיר Arria 10:
   1. בחר כלים > מתכנת.
   2. במתכנת, לחץ על הגדרת חומרה.
   3. בחר התקן תכנות.
   4. בחר והוסף את ערכת הפיתוח של Arria 10 GX FPGA שאליה ניתן להתחבר הפעלת Quartus Prime שלך.
   5. ודא שמצב מוגדר ל-JTAG.
   6. לחץ על זיהוי אוטומטי ובחר כל מכשיר.
   7. לחץ פעמיים על מכשיר Arria 10.
   8. פתח את ה-.sof inample_design_install_dir>/example_design/par/output_ files,
      פֶּתֶק: תוכנת Quartus Prime משנה את המכשיר לזה שב-.sof.
   9. בשורה עם ‎.sof שלך, סמן את התיבה בעמודה Program/Configure.
   10. לחץ על התחל.
   11. לאחר שהתוכנה מגדירה את המכשיר עם עיצוב החומרה, למשלampראה את נוריות הלוח:
       1. נורית אדומה מהבהבת מסמנת שהעיצוב פועל.
       2. שתי נוריות LED ירוקות ליד הנורית האדומה המהבהבת מסמלות שקישור HMC מאותחל והבדיקה עברה.
       3. נורית אדומה אחת ליד הנורית האדומה המהבהבת מסמנת שהבדיקה נכשלה.
   12. אופציונאלי. השתמש בספסל הבדיקה של מסוף המערכת כדי לצפות בפלט בדיקה נוסף.
       פֶּתֶק: השתמש במסוף המערכת כדי לפקח על אותות המצב בעיצוב למשלample כאשר הלוח מחובר למחשב שלך באמצעות ה-JTAG מִמְשָׁק. מסוף המערכת מציג את מצב ה-LED של הלוח לניטור מרחוק, את מצב האתחול עבור כל שלב, ואת המצב של מחולל הבקשות ובודק התגובות של כל יציאה. מסוף המערכת מספק גם ממשק להפעלה או הפעלה מחדש של הבדיקה.
       1. בחר כלים > כלי איתור באגים במערכת > מסוף המערכת.
       2. במסוף המערכת, בחר File > בצע סקריפט.
       3. פתח את file <לדוגמהample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. התוכנה טוענת פלט בדיקה גרפי. בחר התחל מחדש כדי להפעיל את הבדיקה שוב.

קומפילציה ובדיקה של ה-Design Example בחומרה

עיצוב בקר קוביית זיכרון היברידי

עיצוב דוגמהample תיאור

העיצוב לשעברample מדגים את הפונקציונליות של ליבת ה-IP של קוביית הזיכרון ההיברידית. אתה יכול ליצור את העיצוב מהאקסampהכרטיסייה עיצוב של ממשק המשתמש הגרפי של בקר ה-Hybrid Memory Cube Controller (GUI) בעורך פרמטרי IP.

תכונות

• I2C מאסטר ו-I2C אתחול מצב מכונת עבור כרטיס בת HMC ותצורת HMC
• ATX PLL ומכונת כיול מחדש של מקלטי משדר
• מחולל בקשות
• בקש מוניטור
• ממשק מסוף המערכת

דרישות חומרה ותוכנה
Altera משתמשת בחומרה ובתוכנה הבאים כדי לבדוק את העיצוב, למשלampעל:

• תוכנת Intel Quartus Prime
• מסוף המערכת
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL בלבד), או סימולטור VCS
• ערכת פיתוח Arria 10 GX FPGA
• כרטיס בת HMC

תיאור פונקציונלי

אלטרה מספקת דוגמה לעיצוב מוכן לאוסףample עם ליבת ה-IP של בקר HMC. עיצוב זה לשעברample ממקד את ערכת הפיתוח Arria 10 GX FPGA עם כרטיס בת HMC המחובר דרך מחברי FMC.
אתה יכול להשתמש בעיצוב כאקסample עבור חיבור נכון של ליבת ה-IP שלך לעיצוב שלך, או כעיצוב מתחיל אתה יכול להתאים אישית לדרישות העיצוב שלך. העיצוב לשעברample כולל מודול מאסטר I2C, מודול כיול מחדש של PLL/CDR, ליבת IP של מקלט משדר חיצוני אחד, והיגיון ליצירת ובדיקת עסקאות. העיצוב לשעברample מניח התקן Micron HMC 15G-SR HMC, שהוא fourlמכשיר דיו, בכרטיס הבת. העיצוב לשעברample כולל מופע אחד של ליבת ה-IP ומתחבר לקישור בודד במכשיר HMC. איור 2-1: עיצוב בקר HMC Exampתרשים בלוקים

לאחר שתגדיר את Arria 10 FPGA עם העיצוב למשלample, בקר I2C מגדיר את מחוללי השעון המובנה ואת התקן HMC. כאשר הכיול מסתיים, העיצוב למשלample מכייל את ה-ATX PLL. במהלך הפעולה, מחולל הבקשות יוצר פקודות קריאה וכתיבה שליבת ה-IP של בקר HMC לאחר מכן מעבדת. מוניטור הבקשות לוכד את התגובות מליבת ה-IP ובודק את נכונותן.

אותות ממשק
טבלה 2-1: בקר HMC IP Core Design Example Signals

שם אות clk_50	כיוון קֶלֶט	רוחב (סיביות) 1	תֵאוּר שעון קלט של 50 מגה-הרץ.
hssi_refclk	קֶלֶט	1	שעון ייחוס CDR עבור ליבת HMC ו-HMCC IP.

שם אות hmc_lxrx	כיוון קֶלֶט	רוחב (סיביות) ספירת ערוצים (16 או 8)	תֵאוּר פיני קליטה של ​​מקלט משדר FPGA.
hmc_lxtx	תְפוּקָה	ספירת ערוצים (16 או 8)	פיני שידור של מקלט משדר FPGA.
hmc_ctrl_lxrxps	קֶלֶט	1	בקרת חיסכון בחשמל של מקלט משדר FPGA.
hmc_ctrl_lxtxps	תְפוּקָה	1	בקרת חיסכון בחשמל של מקלט משדר HMC.
hmc_ctrl_ferr_n	קֶלֶט	1	פלט HMC FERR_N.
hmc_ctrl_p_rst_n	תְפוּקָה	1	קלט HMC P_RST_N.
hmc_ctrl_scl	דו-כיווני	1	שעון תצורת HMC I2C.
hmc_ctrl_sda	דו-כיווני	1	נתוני תצורה של HMC I2C.
fmc0_scl	תְפוּקָה	1	לא בשימוש. מונע נמוך כדי להגן על פיני ה-FPGA I/O מפני 3.3V pullup בכרטיס הבת.
fmc0_sda	תְפוּקָה	1	לא בשימוש. מונע נמוך כדי להגן על פיני ה-FPGA I/O מפני 3.3V pullup בכרטיס הבת.
לחץ על הכפתור	קֶלֶט	1	כניסת לחצן לחיצה המשמשת לאיפוס.
לב_פעימת_נ	תְפוּקָה	1	פלט LED פעימות לב.
link_init_complete_n	תְפוּקָה	1	אתחול קישור מלא פלט LED.
test_passed_n	תְפוּקָה	1	פלט LED עבר בדיקה.
test_failed_n	תְפוּקָה	1	בדיקת פלט LED נכשל.

עיצוב דוגמהample Register Map
טבלה 2-2: בקר HMC IP Core Design Example Register Map

כתיבה לרגיסטרים אלה מאפסת את העיצוב.

ביטים 1:0	שם שדה ספירת נמלים	סוּג RO	ערך באיפוס משתנה	תֵאוּר מספר היציאות עבור מופע ליבת ה-IP.
7:2	שָׁמוּר	RO	0x00

טבלה 2-4: רישום BOARD_LEDs
פנקס זה משקף את מצב נוריות הלוח

ביטים 0	שם שדה מבחן נכשל	סוּג RO	ערך באיפוס 0x00	תֵאוּר מבחן נכשל.
1	מבחן עבר	RO	0x00	מבחן עבר.
2	אתחול קישור HMCC הושלם	RO	0x00	אתחול קישור HMC הושלם ומוכן לתעבורה.
3	דוֹפֶק	RO	0x00	משתנה כאשר העיצוב פועל.
7:4	שָׁמוּר	RO	0x00

טבלה 2-5: TEST_INITIALIZATION_STATUS רישום

ביטים 0	שם שדה סט מחולל שעון I2C	סוּג RO	ערך באיפוס 0x00	תֵאוּר גנרטורים של שעון על הלוח מוגדרים.
1	כיול מחדש של ATX PLL ושל מקלט משדר הושלם	RO	0x00	ATX PLL ומקלטי משדר מכוילים מחדש לשעון הקלט.
2	I2C HMC התצורה הושלמה	RO	0x00	תצורת מכשיר HMC על I2C הושלמה.
3	אתחול HMC Link הושלם	RO	0x00	אתחול קישור HMC הושלם ומוכן לתעבורה.
7:4	שָׁמוּר	RO	0x00

טבלה 2-6: רישום PORT_STATUS

ביטים 0	שם שדה יציאה 0 בקשות בסדר	סוּג RO	ערך באיפוס 0x00	תֵאוּר יצירת בקשת יציאה 0 הושלמה.
1	יציאה 0 תגובות בסדר	RO	0x00	בדיקת התגובה של פורט 0 עברה.
2	יציאה 1 בקשות בסדר	RO	0x00	יצירת בקשת יציאה 1 הושלמה.
3	יציאה 1 תגובות בסדר	RO	0x00	בדיקת התגובה של פורט 1 עברה.

ביטים 4	שם שדה יציאה 2 בקשות בסדר	סוּג RO	ערך באיפוס 0x00	תֵאוּר יצירת בקשת יציאה 2 הושלמה.
5	יציאה 2 תגובות בסדר	RO	0x00	בדיקת התגובה של פורט 2 עברה.
6	יציאה 3 בקשות בסדר	RO	0x00	יצירת בקשת יציאה 3 הושלמה.
7	יציאה 4 תגובות בסדר	RO	0x00	בדיקת התגובה של פורט 3 עברה.

מידע נוסף

עיצוב בקר HMC Exampמדריך למשתמש היסטוריית גרסאות
טבלה א-1: היסטוריית תיקוני מסמך
מסכם את התכונות החדשות והשינויים בעיצוב דוגמהampמדריך למשתמש עבור ליבת ה-IP של בקר HMC.

תַאֲרִיך	גרסת ACDS	שינויים
2016.05.02	16.0	שחרור ראשוני.

כיצד ליצור קשר עם אינטל
טבלה A-2: כיצד ליצור קשר עם אינטל
כדי לאתר את המידע העדכני ביותר על מוצרי Intel, עיין בטבלה זו. תוכל גם ליצור קשר עם משרד המכירות המקומי או נציג המכירות של אינטל.

מַגָע	שיטת יצירת קשר	כְּתוֹבֶת
תמיכה טכנית	Webאֲתַר	www.altera.com/support
הכשרה טכנית	Webאֲתַר	www.altera.com/training
	אֶלֶקטרוֹנִי	FPGATraining@intel.com
ספרות מוצרים	Webאֲתַר	www.altera.com/literature
תמיכה לא טכנית: כללית	אֶלֶקטרוֹנִי	nacomp@altera.com

מַגָע   תמיכה לא טכנית: רישוי תוכנה

שיטת יצירת קשר   אֶלֶקטרוֹנִי

כְּתוֹבֶת   authorization@altera.com

מידע קשור

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

מוסכמות טיפוגרפיות

טבלה A-3: מוסכמות טיפוגרפיות
מפרט את המוסכמות הטיפוגרפיות שבהן משתמש מסמך זה

סמל המשוב מאפשר לך לשלוח משוב לאלטרה על המסמך. השיטות לאיסוף משוב משתנות בהתאם לכל מסמך

תאגיד אינטל. כל הזכויות שמורות. מילים וסמלי לוגו של אינטל, הלוגו של אינטל, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ו- Stratix הם סימנים מסחריים של Intel Corporation או של חברות הבנות שלה בארה"ב ו/או במדינות אחרות. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה לפי המפרט הנוכחי בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים
101 Innovation Drive, San Jose, CA 95134

עודכן לאחרונה עבור Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 כונן החדשנות
סן חוזה, קליפורניה 95134
www.altera.com

מסמכים / משאבים

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdfמדריך למשתמש Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, עיצוב קוביית זיכרון היברידי Example, Controller Design Example, Design Example

הפניות

• מדריך למשתמש