ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

The Hybrid Memory Cube Controller Design ExampՕգտագործողի ուղեցույցը տեղեկատվություն է տրամադրում HMC Controller-ի ապարատային դիզայնի նախագծման և օգտագործման վերաբերյալ, օրինակampլե. Ուղեցույցը թարմացվել է Quartus Prime Design Suite 16.0-ի համար և վերջին անգամ թարմացվել է 2 թվականի մայիսի 2016-ին:
The Design Example Quick Start Guide-ը տրամադրում է քայլ առ քայլ հրահանգներ՝ HMC Controller-ի դիզայնը կազմելու, մոդելավորելու, ստեղծելու և փորձարկելու համար:ampլե. Վերադարձի համար տես Նկար 1-1-ըview զարգացման քայլերից։

Դիզայն Example Նկարագրություն

HMC Controller-ի ապարատային դիզայնը նախկինampԱյն ներառում է տարբեր բաղադրիչներ, ինչպիսիք են Board Arria 10 սարքը, HMC Controller IP Core, ժամացույցներ և վերակայում TX PLL-ներ, տվյալների ուղու հարցումների գեներատոր և արձագանքման մոնիտոր, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control և LED-ներ, Կարգավորիչի կարգավիճակի միջերես: , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface և HMC Device: ՆախկինampԴիզայնը պահանջում է հատուկ կարգավորումներ՝ HMC դուստր քարտով Arria 10 GX FPGA Development Kit-ի վրա ճիշտ գործելու համար:

Լրացուցիչ տեղեկություններ

Լրացուցիչ տեղեկություններ բաժինը տրամադրում է մանրամասներ ստեղծած դիզայնի գրացուցակի կառուցվածքի վերաբերյալ, օրինակample, օգտագործողի ուղեցույցի վերանայման պատմությունը, ուղեցույցում օգտագործված տպագրական կոնվենցիաները և ինչպես կապվել Intel-ի հետ աջակցության համար:

Ապրանքի օգտագործման հրահանգներ

Հետևեք ստորև նշված հրահանգներին՝ HMC Controller-ի ապարատային դիզայնն օգտագործելու համար, օրինակampլե:

1. Կազմել դիզայնը նախկինampօգտագործելով սիմուլյատոր
2. Կատարել ֆունկցիոնալ սիմուլյացիա
3. Ստեղծեք դիզայնը նախկինample
4. Կազմել դիզայնը նախկինampօգտագործելով Quartus Prime
5. Փորձարկեք ապարատային դիզայնը

Նկատի ունեցեք, որ ապարատային կազմաձևումը և փորձարկումը files դիզայնի համար նախկինample գտնվում են /նախample_design/par, իսկ սիմուլյացիան files գտնվում են /նախample_design/sim.

Որպեսզի օգնեք ձեզ հասկանալ, թե ինչպես օգտագործել Hybrid Memory Cube Controller IP միջուկը, միջուկն ունի սիմուլյացիոն փորձարկման նստարան և ապարատային դիզայն նախկինում:ample, որն աջակցում է կոմպիլյացիայի և ապարատային փորձարկմանը: Երբ դուք ստեղծում եք դիզայնը նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար: Դուք կարող եք ներբեռնել կազմված դիզայնը Intel® Arria® 10 GX FPGA զարգացման հավաքածուում:

Առնչվող տեղեկատվություն
Hybrid Memory Cube Controller IP Core Օգտագործողի ուղեցույց

Դիզայն Example Directory կառուցվածքը

Սարքավորումների կազմաձևում և փորձարկում files (ապարատային դիզայն, օրինակampլե) գտնվում են քample_ design_install_dir>/example_design/par. Սիմուլյացիան files (փորձարկման նստարան միայն սիմուլյացիայի համար) գտնվում ենample_design_install_dir>/example_design/sim.

Դիզայն Example Բաղադրիչներ

HMC Controller-ի ապարատային դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.

• HMC Controller IP միջուկը CDR-ի մատնանշման ժամացույցով սահմանված է 125 ՄՀց և լռելյայն RX քարտեզագրման և TX քարտեզագրման կարգավորումներով:
  ՆշումԴիզայնը նախկինampՊահանջում է, որ այս կարգավորումները ճիշտ աշխատեն Arria 10 GX FPGA զարգացման հավաքածուի վրա HMC դուստր քարտով:
• Հաճախորդի տրամաբանությունը, որը համակարգում է IP միջուկի ծրագրավորումը և փաթեթների ստեղծումն ու ստուգումը:
• JTAG վերահսկիչ, որը շփվում է Altera System Console-ի հետ: Դուք շփվում եք հաճախորդի տրամաբանության հետ System Console-ի միջոցով:

Ցուցակում է բանալին fileներ, որոնք իրականացնում են նախկինample testbench.

/src/hmcc_example.sv	Բարձր մակարդակի ապարատային դիզայն, օրինակample file.
/sim/hmcc_tb.sv	Վերին մակարդակ file սիմուլյացիայի համար։
Testbench սցենարներ Նշում. Օգտագործեք տրամադրված Make-ըfile այս սցենարները ստեղծելու համար:
/sim/run_vsim.do	ModelSim սկրիպտը՝ թեստային սեղանը գործարկելու համար:
/sim/run_vcs.sh	Synopsys VCS սկրիպտը՝ թեստային սեղանը գործարկելու համար:
/sim/run_ncsim.sh	Cadence NCSim սկրիպտը՝ թեստային նստարանը գործարկելու համար:

Դիզայնի առաջացում Example

Նկար 1-5. ՕրինակampԴիզայնի ներդիրը Hybrid Memory Cube Controller Parameter Editor-ում

Հետևեք այս քայլերին Arria 10 ապարատային դիզայնը նախկինում ստեղծելու համարample and testbench:

1. IP կատալոգում (Գործիքներ > IP կատալոգ) ընտրեք Arria 10 թիրախային սարքերի ընտանիքը:
2. IP կատալոգում գտնեք և ընտրեք Hybrid Memory Cube Controller: Հայտնվում է նոր IP տարբերակի պատուհանը:
3. Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տարբերակի համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .qsys.
4. Դուք պետք է ընտրեք որոշակի Arria 10 սարք «Սարք» դաշտում կամ պահեք այն լռելյայն սարքը, որն ընտրում է Quartus Prime ծրագիրը:
5. Սեղմեք OK: IP պարամետրի խմբագրիչը հայտնվում է:
6. IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
7. Նախկինումample Design ներդիրում, ընտրեք հետևյալ պարամետրերը դիզայնի համար, օրինակampլե:
   1. Ընտրել դիզայնի համար ընտրեք HMCC Daughter Board տարբերակը:
   2. Նախample Դիզայն Files, ընտրեք «Սիմուլյացիա» տարբերակը՝ փորձարկման նստարան ստեղծելու համար, և ընտրեք «Սինթեզ» տարբերակը՝ սարքաշարի դիզայնը նախկինում ստեղծելու համար:ampլե.
   3. Ստեղծված HDL ձևաչափի համար հասանելի է միայն Verilog-ը:
   4. Target Development Kit-ի համար ընտրեք Arria 10 GX FPGA Development Kit (Արտադրական սիլիկոն):
      ՆշումԵրբ դուք ընտրում եք այս հավաքածուն, ապարատային դիզայնը նախկինample-ն վերագրանցում է ձեր նախորդ սարքի ընտրությունը սարքի հետ՝ նպատակային տախտակի վրա: Երբ դուք ստեղծում եք դիզայնը նախկինample, Intel Quartus Prime ծրագրաշարը ստեղծում է Intel-ը
      Quartus Prime-ի նախագիծ, կարգավորումներ և ամրացումներ ձեր ընտրած տախտակի համար: Եթե ​​դուք չեք ցանկանում, որ ծրագրաշարը թիրախավորի որոշակի տախտակ, ընտրեք Ոչ մեկը:
8. Սեղմեք Ստեղծել նախկինample Design կոճակը

Հասկանալով Testbench-ը

Altera-ն տրամադրում է դիզայն նախկինample HMC Controller IP միջուկով: Դիզայնը նախկինample-ն հասանելի է ինչպես ձեր IP միջուկի մոդելավորման, այնպես էլ կոմպիլյացիայի համար: Դիզայնը նախկինampսիմուլյացիայի մեջ գործում է որպես HMC Controller IP հիմնական փորձարկման նստարան:
Եթե ​​սեղմում եք Ստեղծել նախկինampՆախագծում HMC Controller պարամետրերի խմբագրիչում, Quartus Prime ծրագրաշարը ստեղծում է ցուցադրական թեստային նստարան: Պարամետրերի խմբագրիչը ձեզ հուշում է թեստային նստարանի ցանկալի վայրը:
Փորձարկման նստարանը մոդելավորելու համար դուք պետք է տրամադրեք ձեր սեփական HMC ավտոբուսի ֆունկցիոնալ մոդելը (BFM): Altera-ն փորձարկում է դիզայնը նախկինումampթեստային նստարան Micron Hybrid Memory Cube BFM-ով: Փորձարկման սեղանը չի ներառում I2C հիմնական մոդուլ, քանի որ Micron HMC BFM-ը չի աջակցում և չի պահանջում կոնֆիգուրացիա I2C մոդուլի կողմից:
Մոդելավորման ժամանակ թեստային նստարանը վերահսկում է TX PLL-ը և տվյալների ուղու միջերեսները՝ իրականացնելու գործողությունների հետևյալ հաջորդականությունը.

1. Կարգավորում է HMC BFM-ը HMC Controller IP-ի հիմնական տվյալների արագության և ալիքի լայնության հետ՝ արձագանքման բաց օղակի ռեժիմում:
2. Հաստատում է կապը BFM-ի և IP միջուկի միջև:
3. Ուղղորդում է IP միջուկի չորս նավահանգիստներից յուրաքանչյուրին BFM-ում տվյալների չորս փաթեթ գրելու համար:
4. Ուղղորդում է IP միջուկը՝ հետ կարդալու տվյալները BFM-ից:
5. Ստուգում է, որ ընթերցված տվյալները համապատասխանում են գրելու տվյալներին:
6. Եթե ​​տվյալները համընկնում են, ցուցադրվում է TEST_PASSED:

Դիզայնի մոդելավորում Example Testbench
Նկար 1-6. Ընթացակարգ

Հետևեք այս քայլերին փորձարկման նստարանը մոդելավորելու համար.

1. Հրամանի տողում փոխեք դեպիample>/sim գրացուցակը:
2. Մուտքագրեք make scripts:
3. Մուտքագրեք հետևյալ հրամաններից մեկը՝ կախված ձեր սիմուլյատորից.
4. Դեպի view մոդելավորման արդյունքներ.
   1. Երբ դուք գործարկում եք testbench-ը երեք աջակցվող սիմուլյատորներից որևէ մեկում, սցենարը կատարում է testbench հաջորդականությունը և գրանցում սիմուլյատորի գործունեությունըample directory>/example_ design/sim/ .log. «vsim», «ncsim» կամ «vcs» է:
   2. Երբ դուք աշխատում եք թեստային սեղանը երեք աջակցվող սիմուլյատորներից որևէ մեկում, սցենարը առաջացնում է ալիքի ձև file. Դուք կարող եք գործարկել make հրամանը _gui ալիքի ձևը բեռնելու սիմուլյատորին հատուկ ալիքի ձևով viewէհ.
      Դեպի view ալիքի ձևը file ձեր սիմուլյատորում մուտքագրեք հետևյալ հրամաններից մեկը.

      Սիմուլյատորի լիցենզիա Mentor Graphics ModelSim	Հրամանի տող կատարել vsim_gui	Ալիքի ձև File <design example directory>/նախample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	կատարել vcs_gui	<design example directory>/նախample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	կատարել ncsim_gui	<design example directory>/նախample_design/sim/ cadence/hmcc_wf.shm
5. Վերլուծեք արդյունքները. Հաջող փորձարկման նստարանը ուղարկում և ստանում է տասը փաթեթ յուրաքանչյուր նավահանգստում և ցուցադրում Test_PASSED»:

Խորհրդի ստեղծում

Տեղադրեք տախտակը սարքաշարի դիզայնը գործարկելու համար, օրինակampլե.
ՆշումՆախքան որևէ կարգավորում փոխելը, համոզվեք, որ հոսանքն անջատված է:

1. Դուստր քարտի վրա DIP անջատիչները դրեք հետևյալ կերպ.
2. Սահմանեք DIP անջատիչը SW1՝ ցույց տալու խորանարդի ID 0:
   

   Անջատիչ	Գործառույթ	Կարգավորում
   1	CUB[0]	Բաց
   2	CUB[1]	Բաց
   3	CUB[2]	Բաց
   4	—	Հոգ չէ

Սահմանեք DIP անջատիչը SW2՝ ժամացույցի կարգավորումները նշելու համար.

Անջատիչ	Գործառույթ	Կարգավորում
1	CLK1_FSEL0	Բաց (125 ՄՀց)
2	CLK1_FSEL1	Բաց (125 ՄՀց)
3	CLK1_SEL	Բաց (բյուրեղյա)
4	—	Հոգ չէ

• Միացրեք HMC դուստր քարտը Arria 10 FPGA Development Kit-ին՝ օգտագործելով դուստր քարտի J8 և J10 միակցիչները:
• Տեղադրեք ցատկերները Arria 10 GX FPGA զարգացման հավաքածուի վրա.
• Ավելացրեք շունտեր J8 jumper-ին, որպեսզի ընտրեք 1.5 Վ որպես VCCIO պարամետր FMC միակցիչի B-ի համար:
• Ավելացրեք շունտեր J11 jumper-ին, որպեսզի ընտրեք 1.8 Վ որպես VCCIO պարամետր FMC միակցիչի A-ի համար:

Դիզայնի կազմում և փորձարկում Նախample Hardware-ում

Սարքավորումների դիզայնի վրա ցուցադրական թեստ կազմելու և գործարկելու համար, օրինակample, հետևեք այս քայլերին

1. Ապահովել ապարատային դիզայն, օրինակampսերունդն ավարտված է.
2. Quartus Prime ծրագրաշարում բացեք Quartus Prime նախագիծըample_design_install_dir> /օրինակample_design/par/hmcc_example.qpf.
3. Կազմման վահանակում կտտացրեք Կազմել դիզայն (Intel Quartus Prime Pro Edition) կամ ընտրեք Մշակում > Սկսել Կազմումը (Intel Quartus Prime Standard Edition):
4. .sof-ը ստեղծելուց հետո հետևեք այս քայլերին՝ ծրագրավորելու ապարատային դիզայնը, օրինակample Arria 10 սարքի վրա.
   1. Ընտրեք Գործիքներ > Ծրագրավորող:
   2. Ծրագրավորողում կտտացրեք «Սարքավորումների կարգավորում»:
   3. Ընտրեք ծրագրավորման սարք:
   4. Ընտրեք և ավելացրեք Arria 10 GX FPGA Development Kit-ը, որին կարող է միանալ ձեր Quartus Prime նիստը:
   5. Համոզվեք, որ Mode-ը դրված է JTAG.
   6. Սեղմեք Auto Detect և ընտրեք ցանկացած սարք:
   7. Կրկնակի սեղմեք Arria 10 սարքի վրա:
   8. Բացեք .sof inample_design_install_dir>/example_design/par/output_ files,
      ՆշումQuartus Prime ծրագրաշարը սարքը փոխում է .օֆ-ում գտնվող սարքի:
   9. Ձեր .sof-ով տողում նշեք Ծրագիր/Կարգավորել սյունակի վանդակը:
   10. Սեղմեք Սկսել:
   11. Այն բանից հետո, երբ ծրագրաշարը կարգավորի սարքը ապարատային դիզայնով, օրինակampդիտեք տախտակի LED-ները.
       1. Թարթող կարմիր LED-ը նշանակում է, որ դիզայնը աշխատում է:
       2. Երկու կանաչ LED-ները կարմիր թարթող LED-ի մոտ նշանակում են, որ HMC կապը սկզբնավորվել է և թեստն անցել է:
       3. Մեկ կարմիր լուսադիոդը կարմիր թարթող LED-ի մոտ նշանակում է, որ թեստը ձախողվել է:
   12. Ընտրովի: Լրացուցիչ թեստային արդյունքը դիտելու համար օգտագործեք System Console testbench-ը:
       Նշում. Օգտագործեք System Console-ը նախագծում կարգավիճակի ազդանշանները վերահսկելու համար, օրինակampերբ տախտակը միացված է ձեր համակարգչին J-ի միջոցովTAG ինտերֆեյս. Համակարգի վահանակը ցույց է տալիս տախտակի LED կարգավիճակը հեռավոր մոնիտորինգի համար, սկզբնավորման կարգավիճակը յուրաքանչյուր քայլի համար և յուրաքանչյուր նավահանգստի հարցումների գեներատորի և պատասխանի ստուգիչի կարգավիճակը: Համակարգի վահանակը նաև ինտերֆեյս է տրամադրում թեստը սկսելու կամ վերսկսելու համար:
       1. Ընտրեք Գործիքներ > Համակարգի վրիպազերծման գործիքներ > Համակարգի վահանակ:
       2. Համակարգի վահանակում ընտրեք File > Կատարել սցենար:
       3. Բացեք file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Ծրագիրը բեռնում է գրաֆիկական թեստային արդյունքը: Ընտրեք Re-start՝ թեստը նորից գործարկելու համար:

Դիզայնի կազմում և փորձարկում Նախample Hardware-ում

Հիբրիդային հիշողության խորանարդի կարգավորիչի դիզայն

Դիզայն Example Նկարագրություն

Դիզայնը նախկինample ցույց է տալիս Hybrid Memory Cube Controller IP միջուկի ֆունկցիոնալությունը: Դիզայնը կարող եք ստեղծել ExampԴիզայնի ներդիրը Hybrid Memory Cube Controller-ի գրաֆիկական ինտերֆեյսի (GUI) IP պարամետրի խմբագրիչում:

Առանձնահատկություններ

• I2C վարպետ և I2C սկզբնավորման վիճակի մեքենա HMC դուստր քարտի և HMC կոնֆիգուրացիայի համար
• ATX PLL և հաղորդիչի վերահաշվառման վիճակի մեքենա
• Հարցման գեներատոր
• Պահանջել մոնիտոր
• Համակարգի վահանակի ինտերֆեյս

Սարքավորումների և ծրագրային ապահովման պահանջներ
Altera-ն օգտագործում է հետևյալ ապարատային և ծրագրային ապահովումը՝ դիզայնը փորձարկելու համարampլե:

• Intel Quartus Prime ծրագրակազմ
• Համակարգի վահանակ
• ModelSim-AE, Modelsim-SE, NCsim (միայն Verilog HDL) կամ VCS սիմուլյատոր
• Arria 10 GX FPGA զարգացման հավաքածու
• HMC դուստր քարտ

Ֆունկցիոնալ նկարագրություն

Altera-ն ապահովում է կոմպիլյացիայի համար պատրաստ դիզայն, օրինակample HMC Controller IP միջուկով: Այս դիզայնը նախկինampԱյն ուղղված է Arria 10 GX FPGA զարգացման հավաքածուին HMC դուստր քարտով, որը միացված է FMC միակցիչների միջոցով:
Դուք կարող եք օգտագործել դիզայնը որպես նախկինampՁեր IP միջուկը ձեր դիզայնին ճիշտ միացնելու համար, կամ որպես մեկնարկային դիզայն կարող եք հարմարեցնել ձեր սեփական դիզայնի պահանջներին: Դիզայնը նախկինampԱյն ներառում է I2C հիմնական մոդուլ, PLL/CDR վերահաշվառման մոդուլ, մեկ արտաքին հաղորդիչ PLL IP միջուկ և գործարքներ ստեղծելու և ստուգելու տրամաբանություն: Դիզայնը նախկինample ենթադրում է Micron HMC 15G-SR HMC սարք, որը fourlթանաքի սարք, դուստր քարտի վրա։ Դիզայնը նախկինample-ն ներառում է IP միջուկի մեկ օրինակ և միանում է HMC սարքի մեկ հղմանը: Նկար 2-1. HMC Controller Design Example Block Diagram

Arria 10 FPGA-ի կազմաձևումից հետո դիզայնի օրինակովampԲացի այդ, I2C կարգավորիչը կարգավորում է ժամացույցի գեներատորները և HMC սարքը: Երբ աստիճանավորումն ավարտվում է, դիզայնը օրինակample calibrates ATX PLL. Գործողության ընթացքում հարցումների գեներատորը առաջացնում է կարդալու և գրելու հրամաններ, որոնք այնուհետև մշակում է HMC Controller IP միջուկը: Հարցման մոնիտորը ֆիքսում է IP միջուկի պատասխանները և ստուգում դրանց ճշգրտությունը:

Ինտերֆեյսի ազդանշաններ
Աղյուսակ 2-1. HMC Controller IP Core Design Example Ազդանշաններ

Ազդանշանի անվանումը clk_50	Ուղղություն Մուտքագրում	Լայնություն (բիթ) 1	Նկարագրություն 50 ՄՀց մուտքային ժամացույց:
hssi_refclk	Մուտքագրում	1	CDR տեղեկատու ժամացույց HMC և HMCC IP միջուկի համար:

Ազդանշանի անվանումը hmc_lxrx	Ուղղություն Մուտքագրում	Լայնություն (բիթ) Ալիքների քանակը (16 կամ 8)	Նկարագրություն FPGA հաղորդիչի ստացող կապում:
hmc_lxtx	Արդյունք	Ալիքների քանակը (16 կամ 8)	FPGA հաղորդիչի փոխանցման կապում:
hmc_ctrl_lxrxps	Մուտքագրում	1	FPGA հաղորդիչի էներգիայի խնայողության հսկողություն:
hmc_ctrl_lxtxps	Արդյունք	1	HMC հաղորդիչի էներգիայի խնայողության հսկողություն:
hmc_ctrl_ferr_n	Մուտքագրում	1	HMC FERR_N ելք.
hmc_ctrl_p_rst_n	Արդյունք	1	HMC P_RST_N մուտք:
hmc_ctrl_scl	Երկուղղորդական	1	HMC I2C կոնֆիգուրացիայի ժամացույց:
hmc_ctrl_sda	Երկուղղորդական	1	HMC I2C կոնֆիգուրացիայի տվյալներ:
fmc0_scl	Արդյունք	1	Չօգտագործված. Ցած է մղվում՝ պաշտպանելու FPGA I/O կապիչները դուստր քարտի 3.3 Վ լարման լարումից:
fmc0_sda	Արդյունք	1	Չօգտագործված. Ցած է մղվում՝ պաշտպանելու FPGA I/O կապիչները դուստր քարտի 3.3 Վ լարման լարումից:
push_button	Մուտքագրում	1	Հպման կոճակի մուտքագրում, որն օգտագործվում է վերակայման համար:
սրտի_բաբախում_n	Արդյունք	1	Սրտի զարկ LED ելք:
link_init_complete_n	Արդյունք	1	Հղման սկզբնավորման ամբողջական լուսադիոդային ելք:
test_անցած_n	Արդյունք	1	Թեստի անցած LED ելքը:
test_failed_n	Արդյունք	1	Չհաջողվեց փորձարկել LED ելքը:

Դիզայն Example Գրանցվել քարտեզ
Աղյուսակ 2-2. HMC Controller IP Core Design Example Գրանցվել քարտեզ

Այս գրանցամատյաններում գրելը զրոյացնում է դիզայնը:

Բիթ 1։0	Դաշտի անվանումը Նավահանգիստների հաշվարկ	Տեսակ RO	Արժեքը վերակայման ժամանակ Տատանվում է	Նկարագրություն IP-ի հիմնական օրինակի միացքների քանակը:
7։2	Վերապահված	RO	0x00

Աղյուսակ 2-4. BOARD_LED-ների գրանցում
Այս ռեգիստրը արտացոլում է տախտակի LED-ների կարգավիճակը

Բիթ 0	Դաշտի անվանումը Թեստը ձախողվեց	Տեսակ RO	Արժեքը վերակայման ժամանակ 0x00	Նկարագրություն Փորձարկումը ձախողվեց:
1	Թեստն անցավ	RO	0x00	Թեստն անցավ.
2	HMCC կապի սկզբնավորումն ավարտված է	RO	0x00	HMC կապի սկզբնավորումն ավարտված է և պատրաստ է տրաֆիկի համար:
3	Սրտի բաբախյուն	RO	0x00	Անջատվում է, երբ դիզայնն աշխատում է:
7։4	Վերապահված	RO	0x00

Աղյուսակ 2-5. TEST_INITIALIZATION_STATUS Գրանցվել

Բիթ 0	Դաշտի անվանումը I2C Ժամացույցի գեներատորի հավաքածու	Տեսակ RO	Արժեքը վերակայման ժամանակ 0x00	Նկարագրություն Ներքին ժամացույցի գեներատորները կազմաձևված են:
1	ATX PLL և հաղորդիչի վերահաշվառումն ավարտված է	RO	0x00	ATX PLL-ը և հաղորդիչները վերաորակավորվել են մուտքային ժամացույցին:
2	I2C HMC Կազմաձևումն ավարտված է	RO	0x00	HMC սարքի կազմաձևումը I2C-ով ավարտված է:
3	HMC կապի սկզբնավորումն ավարտված է	RO	0x00	HMC կապի սկզբնավորումն ավարտված է և պատրաստ է տրաֆիկի համար:
7։4	Վերապահված	RO	0x00

Աղյուսակ 2-6. PORT_STATUS գրանցում

Բիթ 0	Դաշտի անվանումը Նավահանգիստ 0-ը խնդրում է OK	Տեսակ RO	Արժեքը վերակայման ժամանակ 0x00	Նկարագրություն Նավահանգիստ 0 հարցումների ստեղծումն ավարտված է:
1	Port 0 Պատասխանները OK	RO	0x00	Նավահանգիստ 0-ի պատասխանի ստուգումն անցել է:
2	Նավահանգիստ 1-ը խնդրում է OK	RO	0x00	Նավահանգիստ 1 հարցումների ստեղծումն ավարտված է:
3	Port 1 Պատասխանները OK	RO	0x00	Նավահանգիստ 1-ի պատասխանի ստուգումն անցել է:

Բիթ 4	Դաշտի անվանումը Նավահանգիստ 2-ը խնդրում է OK	Տեսակ RO	Արժեքը վերակայման ժամանակ 0x00	Նկարագրություն Նավահանգիստ 2 հարցումների ստեղծումն ավարտված է:
5	Port 2 Պատասխանները OK	RO	0x00	Նավահանգիստ 2-ի պատասխանի ստուգումն անցել է:
6	Նավահանգիստ 3-ը խնդրում է OK	RO	0x00	Նավահանգիստ 3 հարցումների ստեղծումն ավարտված է:
7	Port 4 Պատասխանները OK	RO	0x00	Նավահանգիստ 3-ի պատասխանի ստուգումն անցել է:

Լրացուցիչ տեղեկություններ

HMC Controller Design ExampՕգտագործողի ուղեցույց Վերանայման պատմություն
Աղյուսակ A-1. Փաստաթղթերի վերանայման պատմություն
Ամփոփում է դիզայնի նոր առանձնահատկություններն ու փոփոխությունները, օրինակampՕգտագործողի ուղեցույց HMC Controller IP միջուկի համար:

Ամսաթիվ	ACDS տարբերակ	Փոփոխություններ
2016.05.02	16.0	Նախնական թողարկում.

Ինչպես կապվել Intel-ի հետ
Աղյուսակ A-2. Ինչպես կապվել Intel-ի հետ
Intel-ի արտադրանքի մասին ամենաարդի տեղեկատվությունը գտնելու համար տես այս աղյուսակը: Կարող եք նաև կապվել Intel-ի տեղական վաճառքի գրասենյակի կամ վաճառքի ներկայացուցչի հետ:

Կապ	Կոնտակտային եղանակ	Հասցե
Տեխնիկական աջակցություն	Webկայք	www.altera.com/support
Տեխնիկական ուսուցում	Webկայք	www.altera.com/training
	Էլ	FPGATraining@intel.com
Ապրանքի գրականություն	Webկայք	www.altera.com/literature
Ոչ տեխնիկական աջակցություն՝ ընդհանուր	Էլ	nacomp@altera.com

Կապ   Ոչ տեխնիկական աջակցություն. ծրագրային ապահովման լիցենզավորում

Կոնտակտային եղանակ   Էլ

Հասցե   autorization@altera.com

Առնչվող տեղեկատվություն

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorization@altera.com

Տպագրական կոնվենցիաներ

Աղյուսակ Ա-3. Տպագրական կոնվենցիաներ
Ցուցակում է այս փաստաթուղթը օգտագործվող տպագրական պայմանականությունները

Հետադարձ կապի պատկերակը թույլ է տալիս փաստաթղթի վերաբերյալ կարծիք հայտնել Altera-ին: Հետադարձ կապի հավաքման մեթոդները տարբերվում են յուրաքանչյուր փաստաթղթի համար համապատասխան

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են։ Intel-ը, Intel-ի լոգոն, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus և Stratix բառերն ու լոգոները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքային նշաններն են ԱՄՆ-ում և/կամ այլ երկրներում: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն
101 Innovation Drive, San Jose, CA 95134

Վերջին թարմացումը Quartus Prime Design Suite-ի համար՝ 16.0
UG-20027
2016.05.02
101 նորարարական դրայվ
San Jose, CA 95134
www.altera.com

Փաստաթղթեր / ռեսուրսներ

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Օգտագործողի ուղեցույց Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example

Հղումներ

• Օգտագործողի ձեռնարկ