ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Дизайн контролера гібридного куба пам'ятіampПосібник користувача містить інформацію про дизайн і використання апаратного забезпечення HMC Controller, напрample. Посібник оновлено для Quartus Prime Design Suite 16.0 і востаннє оновлено 2 травня 2016 року.
Дизайн ExampКороткий посібник користувача містить покрокові інструкції щодо компіляції, моделювання, генерації та тестування дизайну контролера HMC.ample. Зверніться до Малюнку 1-1 для оглядуview кроків розвитку.

Дизайн ПрampОпис

Конструкція апаратного забезпечення контролера HMC напрampФайл містить різні компоненти, такі як пристрій Board Arria 10, IP-ядро контролера HMC, синхронізатори та скидання TX PLL, генератор запитів на шлях даних і монітор відповіді, TX/TX FIFO MAC, RX MAC, тестове керування Avalon-MM та світлодіоди, інтерфейс стану контролера , Avalon-MM I 2C Master, машина стану ініціалізації, TX Lane Swapper, трансивер x16, RX Lane Swapper, інтерфейс реконфігурації трансивера Arria 10 і пристрій HMC. КолишнійampДля належної роботи на комплекті розробки Arria 10 GX FPGA із дочірньою платою HMC потрібні спеціальні налаштування.

Додаткова інформація

У розділі «Додаткова інформація» наведено детальну інформацію про структуру каталогів для створеного проектуample, історію переглядів посібника користувача, типографські правила, які використовуються в посібнику, і як зв’язатися з Intel для підтримки.

Інструкція з використання продукту

Дотримуйтеся наведених нижче інструкцій, щоб використовувати дизайн апаратного забезпечення контролера HMCampле:

1. Зібрати проект напрample за допомогою тренажера
2. Виконайте функціональне моделювання
3. Створіть дизайн напрample
4. Зібрати проект напрample за допомогою Quartus Prime
5. Перевірте конструкцію обладнання

Зверніть увагу, що апаратна конфігурація та перевірка files для дизайну прample знаходяться в /example_design/par, поки симуляція files знаходяться в /example_design/sim.

Щоб допомогти вам зрозуміти, як використовувати IP-ядро Hybrid Memory Cube Controller, ядро ​​містить тестовий стенд, що моделюється, і дизайн апаратного забезпеченняampфайл, який підтримує компіляцію та тестування обладнання. Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні. Ви можете завантажити скомпільований дизайн до Intel® Arria® 10 GX FPGA Development Kit.

Пов'язана інформація
Посібник користувача Hybrid Memory Cube Controller IP Core

Дизайн Прample Структура каталогу

Конфігурація апаратного забезпечення та тестування files (дизайн обладнання, напрample) знаходяться вample_ design_install_dir>/example_design/пар. Симуляція files (тестовий стенд лише для моделювання) знаходяться вample_design_install_dir>/example_design/sim.

Дизайн Прample Компоненти

Конструкція апаратного забезпечення контролера HMC напрampфайл містить такі компоненти:

• IP-ядро контролера HMC з контрольною тактовою частотою CDR, встановленою на 125 МГц, і налаштуваннями відображення RX і TX за замовчуванням.
  Примітка: Дизайн прample вимагає, щоб ці параметри працювали належним чином на Arria 10 GX FPGA Development Kit з дочірньою платою HMC.
• Клієнтська логіка, яка координує програмування ядра IP, генерацію та перевірку пакетів.
• JTAG контролер, який взаємодіє з системною консоллю Altera. Ви спілкуєтеся з логікою клієнта через системну консоль.

Перераховує ключ files, які реалізують напрample testbench.

/src/hmcc_exampле.св	Дизайн апаратного забезпечення найвищого рівня напрample file.
/sim/hmcc_tb.sv	Найвищий рівень file для моделювання.
Сценарії тестового стенду Примітка: Використовуйте наданий Makefile для створення цих сценаріїв.
/sim/run_vsim.do	Сценарій ModelSim для запуску випробувального стенду.
/sim/run_vcs.sh	Сценарій Synopsys VCS для запуску тестового стенду.
/sim/run_ncsim.sh	Сценарій Cadence NCSim для запуску тестового стенду.

Створення дизайну Example

Малюнок 1-5: НапрampВкладка «Дизайн» у редакторі параметрів контролера Hybrid Memory Cube

Виконайте наведені нижче кроки, щоб створити дизайн апаратного забезпечення Arria 10ampфайл і тестовий стенд:

1. У каталозі IP (Інструменти > Каталог IP) виберіть сімейство цільових пристроїв Arria 10.
2. У каталозі IP знайдіть і виберіть Hybrid Memory Cube Controller. З’явиться вікно New IP Variation.
3. Укажіть ім’я верхнього рівня для свого варіанту IP-адреси. Редактор параметрів зберігає параметри варіації IP у a file названий .qsys.
4. Ви повинні вибрати певний пристрій Arria 10 у полі «Пристрій» або залишити пристрій за замовчуванням, який вибирає програмне забезпечення Quartus Prime.
5. Натисніть OK. З’явиться редактор параметрів IP.
6. На вкладці IP вкажіть параметри для вашої варіації ядра IP.
7. На ексample На вкладці «Дизайн» виберіть такі параметри для дизайну, напрampле:
   1. У розділі «Вибір дизайну» виберіть параметр «Дочірня плата HMCC».
   2. Наприкладample Дизайн Files, виберіть опцію Simulation, щоб створити тестовий стенд, і виберіть опцію Synthesis, щоб створити дизайн апаратного забезпечення, напр.ample.
   3. Для створеного формату HDL доступний лише Verilog.
   4. Для Target Development Kit виберіть Arria 10 GX FPGA Development Kit (Production Silicon).
      Примітка: Коли ви вибираєте цей комплект, дизайн апаратного забезпечення напрample замінює ваш попередній вибір пристрою пристроєм на цільовій платі. Коли ви створюєте дизайн напрample, програмне забезпечення Intel Quartus Prime створює Intel
      Проект Quartus Prime, налаштування та призначення контактів для вибраної плати. Якщо ви не хочете, щоб програмне забезпечення націлювалося на певну плату, виберіть «Немає».
8. Натисніть Generate Example Кнопка дизайну

Розуміння тестового стенду

Altera надає дизайн exampз IP-ядром контролера HMC. Дизайн прample доступний як для симуляції вашого IP-ядра, так і для компіляції. Дизайн прampфайл у симуляції функціонує як тестовий стенд ядра IP контролера HMC.
Якщо ви натиснете Generate Example Design у редакторі параметрів HMC Controller, програмне забезпечення Quartus Prime створює демонстраційний тестовий стенд. Редактор параметрів запропонує вам вказати потрібне розташування тестового стенду.
Щоб імітувати тестовий стенд, ви повинні надати власну функціональну модель шини HMC (BFM). Altera тестує дизайн напрampтестовий стенд із Micron Hybrid Memory Cube BFM. Тестовий стенд не містить головного модуля I2C, оскільки Micron HMC BFM не підтримує та не потребує конфігурації за допомогою модуля I2C.
Під час моделювання тестовий стенд керує TX PLL та інтерфейсами шляху даних для виконання такої послідовності дій:

1. Налаштовує HMC BFM за допомогою ядра IP-швидкості передачі даних і ширини каналу контролера HMC у режимі відкритого циклу відповіді.
2. Встановлює зв'язок між BFM та ядром IP.
3. Наказує кожному з чотирьох портів ядра IP записувати чотири пакети даних у BFM.
4. Наказує ядру IP зчитувати дані з BFM.
5. Перевіряє, чи зчитані дані відповідають даним запису.
6. Якщо дані збігаються, відображається TEST_PASSED.

Симуляція дизайну Прample Testbench
Рисунок 1-6: Процедура

Виконайте такі кроки, щоб імітувати тестовий стенд:

1. У командному рядку змініть наampкаталог le>/sim.
2. Введіть скрипти make.
3. Введіть одну з наступних команд залежно від симулятора:
4. до view результати моделювання:
   1. Коли ви запускаєте тестовий стенд у будь-якому з трьох підтримуваних симуляторів, сценарій виконує послідовність тестового стенду та реєструє діяльність симулятора вampкаталог файлів>/example_ design/sim/ .log. це «vsim», «ncsim» або «vcs».
   2. Коли ви запускаєте тестовий стенд у будь-якому з трьох підтримуваних симуляторів, сценарій генерує сигнал file. Ви можете виконати команду make _gui для завантаження форми сигналу в симуляторі viewер.
      до view форму хвилі file у вашому симуляторі введіть одну з наступних команд:

      Ліцензія на симулятор Mentor Graphics ModelSim	Командний рядок зробити vsim_gui	Форма хвилі File <design exampкаталог>/прample_design/sim/mentor/hmcc_wf.wlf
      Візуальне середовище Synopsys Discovery	зробити vcs_gui	<design exampкаталог>/прample_design/sim/hmcc_wf.vpd
      Cadence SimVision Waveform	зробити ncsim_gui	<design exampкаталог>/прample_design/sim/cadence/hmcc_wf.shm
5. Проаналізуйте результати. Успішний тестовий стенд надсилає та отримує десять пакетів на порт і відображає «Test_PASSED»

Налаштування дошки

Налаштуйте плату для запуску дизайну обладнання, напрample.
Примітка: переконайтеся, що живлення вимкнено, перш ніж змінювати будь-які налаштування.

1. Встановіть DIP-перемикачі на дочірній платі таким чином:
2. Встановіть DIP-перемикач SW1 для вказівки ID куба 0:
   

   Перемикач	функція	Налаштування
   1	CUB[0]	ВІДЧИНЕНО
   2	CUB[1]	ВІДЧИНЕНО
   3	CUB[2]	ВІДЧИНЕНО
   4	—	Do not Care

Встановіть DIP-перемикач SW2, щоб визначити налаштування годинника:

Перемикач	функція	Налаштування
1	CLK1_FSEL0	Відкритий (125 МГц)
2	CLK1_FSEL1	Відкритий (125 МГц)
3	CLK1_SEL	відкритий (кристал)
4	—	Do not Care

• Підключіть дочірню плату HMC до Arria 10 FPGA Development Kit за допомогою роз’ємів J8 і J10 дочірньої плати.
• Встановіть перемички на Arria 10 GX FPGA Development Kit:
• Додайте шунт до перемички J8, щоб вибрати 1.5 В як параметр VCCIO для роз’єму B FMC.
• Додайте шунт до перемички J11, щоб вибрати 1.8 В як параметр VCCIO для роз’єму A FMC.

Компіляція та тестування дизайну Прampу розділі Обладнання

Для компіляції та запуску демонстраційного тесту дизайну апаратного забезпечення напрample, виконайте ці дії

1. Забезпечити дизайн апаратного забезпечення, напрample генерація завершена.
2. У програмному забезпеченні Quartus Prime відкрийте проект Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. На інформаційній панелі компіляції клацніть «Конструкція компіляції» (Intel Quartus Prime Pro Edition) або виберіть «Обробка» > «Почати компіляцію» (Intel Quartus Prime Standard Edition).
4. Після того, як ви згенеруєте .sof, виконайте ці кроки, щоб запрограмувати дизайн апаратного забезпечення напрampфайл на пристрої Arria 10:
   1. Виберіть Інструменти > Програміст.
   2. У Програматорі клацніть Hardware Setup.
   3. Виберіть пристрій програмування.
   4. Виберіть і додайте Arria 10 GX FPGA Development Kit, до якого можна підключити ваш сеанс Quartus Prime.
   5. Переконайтеся, що для режиму встановлено значення JTAG.
   6. Натисніть «Автоматичне визначення» та виберіть будь-який пристрій.
   7. Двічі клацніть пристрій Arria 10.
   8. Відкрийте файл .sofample_design_install_dir>/example_design/par/output_ files,
      Примітка: Програмне забезпечення Quartus Prime змінює пристрій на пристрій у .sof.
   9. У рядку з вашим .sof поставте прапорець у стовпці Програмувати/Налаштувати.
   10. Натисніть кнопку Пуск.
   11. Після того, як програмне забезпечення налаштує пристрій із дизайном апаратного забезпечення напрample, спостерігайте за світлодіодами на платі:
       1. Миготливий червоний світлодіод означає, що конструкція працює.
       2. Два зелені світлодіоди поруч із червоним світлодіодним індикатором, що блимає, означають, що зв’язок HMC ініціалізовано та перевірку пройдено.
       3. Один червоний світлодіод поруч із червоним блимаючим світлодіодом означає, що перевірка не виконана.
   12. Додатково. Використовуйте тестовий стенд системної консолі, щоб спостерігати за додатковими тестовими результатами.
       Примітка: Використовуйте системну консоль для моніторингу сигналів стану в проекті напрample, коли плату підключено до комп’ютера через JTAG інтерфейс. Системна консоль показує стан світлодіодів плати для віддаленого моніторингу, стан ініціалізації для кожного кроку та стан генератора запитів кожного порту та засобу перевірки відповідей. Системна консоль також надає інтерфейс для запуску або повторного запуску тесту.
       1. Виберіть Інструменти > Інструменти налагодження системи > Системна консоль.
       2. У системній консолі виберіть File > Виконати сценарій.
       3. Відкрийте file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. Програмне забезпечення завантажує графічний результат тестування. Виберіть Перезапустити, щоб запустити тест знову.

Компіляція та тестування дизайну Прampу розділі Обладнання

Гібридний дизайн контролера куба пам'яті

Дизайн ПрampОпис

Дизайн прampLe демонструє функціональність IP-ядра Hybrid Memory Cube Controller. Ви можете створити дизайн із ExampВкладка Design графічного інтерфейсу користувача Hybrid Memory Cube Controller (GUI) у редакторі параметрів IP.

особливості

• Майстер I2C і автомат стану ініціалізації I2C для дочірньої карти HMC і конфігурації HMC
• ATX PLL і кінцевий автомат повторного калібрування трансивера
• Генератор запитів
• Монітор запиту
• Інтерфейс системної консолі

Вимоги до обладнання та програмного забезпечення
Altera використовує наступне апаратне та програмне забезпечення для перевірки дизайнуampле:

• Програмне забезпечення Intel Quartus Prime
• Системна консоль
• ModelSim-AE, Modelsim-SE, NCsim (лише Verilog HDL) або симулятор VCS
• Набір для розробки Arria 10 GX FPGA
• Дочірня картка HMC

Функціональний опис

Altera надає готовий для компіляції дизайн напрampз IP-ядром контролера HMC. Цей дизайн напрampНацілений на Arria 10 GX FPGA Development Kit із дочірньою платою HMC, підключеною через роз’єми FMC.
Ви можете використовувати дизайн як прикладample для правильного підключення IP-ядра до вашого проекту або як початковий дизайн, який ви можете налаштувати відповідно до власних вимог до дизайну. Дизайн прampLe містить головний модуль I2C, модуль повторного калібрування PLL/CDR, одне IP-ядро PLL зовнішнього трансивера та логіку для створення та перевірки транзакцій. Дизайн прample припускає пристрій Micron HMC 15G-SR HMC, який є fourlчорнильний пристрій, на дочірній картці. Дизайн прample містить один екземпляр ядра IP і підключається до одного каналу на пристрої HMC. Рисунок 2-1: Конструкція контролера HMCample Блок-схема

Після налаштування Arria 10 FPGA за проектом exampІнакше, контролер I2C налаштовує вбудовані тактові генератори та пристрій HMC. Після завершення калібрування проект напрample калібрує ATX PLL. Під час роботи генератор запитів генерує команди читання та запису, які потім обробляє IP-ядро контролера HMC. Монітор запитів фіксує відповіді від ядра IP і перевіряє їх на правильність.

Сигнали інтерфейсу
Таблиця 2-1: Конструкція IP-ядра контролера HMCample Signals

Назва сигналу clk_50	Напрямок Введення	Ширина (біт) 1	опис Вхідна частота 50 МГц.
hssi_refclk	Введення	1	Еталонний годинник CDR для ядра HMC і HMCC IP.

Назва сигналу hmc_lxrx	Напрямок Введення	Ширина (біт) Кількість каналів (16 або 8)	опис Приймальні контакти трансивера FPGA.
hmc_lxtx	Вихід	Кількість каналів (16 або 8)	Виводи передачі трансивера FPGA.
hmc_ctrl_lxrxps	Введення	1	Контроль енергозбереження трансивера FPGA.
hmc_ctrl_lxtxps	Вихід	1	Контроль енергозбереження трансивера HMC.
hmc_ctrl_ferr_n	Введення	1	Вихід HMC FERR_N.
hmc_ctrl_p_rst_n	Вихід	1	Вхід HMC P_RST_N.
hmc_ctrl_scl	Двонаправлений	1	Годинник конфігурації HMC I2C.
hmc_ctrl_sda	Двонаправлений	1	Дані конфігурації HMC I2C.
fmc0_scl	Вихід	1	Невикористаний. Низький рівень для захисту контактів введення/виведення FPGA від напруги 3.3 В на дочірній карті.
fmc0_sda	Вихід	1	Невикористаний. Низький рівень для захисту контактів введення/виведення FPGA від напруги 3.3 В на дочірній карті.
push_button	Введення	1	Вхід кнопки, що використовується для скидання.
heart_beat_n	Вихід	1	Світлодіодний вихід серцебиття.
link_init_complete_n	Вихід	1	Світлодіодний вихід ініціалізації каналу завершено.
test_passed_n	Вихід	1	Тест пройшов світлодіодний вихід.
test_failed_n	Вихід	1	Помилка перевірки світлодіодного виходу.

Дизайн Прample Зареєструвати карту
Таблиця 2-2: Конструкція IP-ядра контролера HMCample Зареєструвати карту

Запис у ці регістри скидає дизайн.

біти 1:0	Назва поля Кількість портів	Тип RO	Значення на Reset Варіюється	опис Кількість портів для примірника ядра IP.
7:2	Зарезервовано	RO	0x00

Таблиця 2-4: Реєстр BOARD_LEDs
Цей реєстр відображає стан світлодіодів плати

біти 0	Назва поля Тест не пройшов	Тип RO	Значення на Reset 0x00	опис Тест не вдалося.
1	Тест пройдено	RO	0x00	Тест пройдено.
2	Ініціалізацію посилання HMCC завершено	RO	0x00	Ініціалізація зв’язку HMC завершена та готова до трафіку.
3	Серцебиття	RO	0x00	Перемикається під час роботи дизайну.
7:4	Зарезервовано	RO	0x00

Таблиця 2-5: Реєстр TEST_INITIALIZATION_STATUS

біти 0	Назва поля Набір тактового генератора I2C	Тип RO	Значення на Reset 0x00	опис Налаштовані бортові тактові генератори.
1	ATX PLL і повторне калібрування трансивера завершено	RO	0x00	ATX PLL і трансивери повторно відкалібровані відповідно до вхідного тактового сигналу.
2	I2C HMC Налаштування завершено	RO	0x00	Налаштування пристрою HMC через I2C завершено.
3	Ініціалізацію посилання HMC завершено	RO	0x00	Ініціалізація зв’язку HMC завершена та готова до трафіку.
7:4	Зарезервовано	RO	0x00

Таблиця 2-6: Реєстр PORT_STATUS

біти 0	Назва поля Порт 0 запитує OK	Тип RO	Значення на Reset 0x00	опис Створення запиту на порт 0 завершено.
1	Відповіді порту 0 OK	RO	0x00	Перевірку відповіді порту 0 пройдено.
2	Порт 1 запитує OK	RO	0x00	Створення запиту на порт 1 завершено.
3	Відповіді порту 1 OK	RO	0x00	Перевірку відповіді порту 1 пройдено.

біти 4	Назва поля Порт 2 запитує OK	Тип RO	Значення на Reset 0x00	опис Створення запиту на порт 2 завершено.
5	Відповіді порту 2 OK	RO	0x00	Перевірку відповіді порту 2 пройдено.
6	Порт 3 запитує OK	RO	0x00	Створення запиту на порт 3 завершено.
7	Відповіді порту 4 OK	RO	0x00	Перевірку відповіді порту 3 пройдено.

Додаткова інформація

Дизайн контролера HMC Example Історія версій посібника користувача
Таблиця A-1: ​​Історія переглядів документа
Узагальнює нові функції та зміни в дизайні, напрample посібник користувача для IP-ядра контролера HMC.

Дата	Версія ACDS	Зміни
2016.05.02	16.0	Початковий випуск.

Як зв’язатися з Intel
Таблиця A-2: Як зв’язатися з Intel
Щоб знайти найновішу інформацію про продукти Intel, перегляньте цю таблицю. Ви також можете зв’язатися з місцевим відділом продажів Intel або торговим представником.

контакт	Метод контакту	Адреса
Технічна підтримка	Webсайт	www.altera.com/support
Технічна підготовка	Webсайт	www.altera.com/training
	Електронна пошта	FPGATraining@intel.com
Продуктова література	Webсайт	www.altera.com/literature
Нетехнічна підтримка: загальна	Електронна пошта	nacomp@altera.com

контакт   Нетехнічна підтримка: ліцензування програмного забезпечення

Метод контакту   Електронна пошта

Адреса   authorization@altera.com

Пов'язана інформація

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Друкарські угоди

Таблиця A-3: Типографічні умовні позначення
Перелічує друкарські правила, які використовує цей документ

Піктограма «Зворотній зв’язок» дозволяє вам надіслати відгук до Altera щодо документа. Методи збору відгуків відрізняються залежно від кожного документа

Корпорація Intel. Всі права захищені. Intel, логотип Intel, слова та логотипи Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus і Stratix є товарними знаками корпорації Intel або її дочірніх компаній у США та/або інших країнах. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
Інші назви та бренди можуть бути визнані власністю інших
101 Innovation Drive, San Jose, CA 95134

Останнє оновлення для Quartus Prime Design Suite: 16.0
УГ-20027
2016.05.02
101 Інноваційний потяг
Сан-Хосе, Каліфорнія 95134
www.altera.com

Документи / Ресурси

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdfПосібник користувача Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, дизайн контролера Example, Design Example

Список літератури

• Посібник користувача