ALTERA Arria 10 Hybrid Memory Cube Controller Design เช่นample

การออกแบบตัวควบคุม Cube หน่วยความจำแบบไฮบริด เช่นampคู่มือผู้ใช้ให้ข้อมูลเกี่ยวกับการออกแบบและการใช้งานการออกแบบฮาร์ดแวร์ HMC Controller เช่นampเลอ คู่มือนี้ได้รับการอัปเดตสำหรับ Quartus Prime Design Suite 16.0 และอัปเดตล่าสุดเมื่อวันที่ 2 พฤษภาคม 2016
การออกแบบเช่นample Quick Start Guide ให้คำแนะนำทีละขั้นตอนสำหรับการคอมไพล์ การจำลอง การสร้าง และการทดสอบการออกแบบ HMC Controller เช่นampเลอ อ้างถึงรูปที่ 1-1 สำหรับโอเวอร์view ของขั้นตอนการพัฒนา

การออกแบบอดีตampคำอธิบาย

การออกแบบฮาร์ดแวร์ตัวควบคุม HMC เช่นample มีส่วนประกอบต่างๆ เช่น อุปกรณ์ Arria 10 ของบอร์ด, IP Core ของตัวควบคุม HMC, นาฬิกาและรีเซ็ต TX PLL, ตัวสร้างคำขอเส้นทางข้อมูลและตัวตรวจสอบการตอบสนอง, TX/TX FIFO MAC, RX MAC, ทดสอบการควบคุม Avalon-MM และ LED, อินเทอร์เฟซสถานะตัวควบคุม , Avalon-MM I 2C Master, เครื่องสถานะการเริ่มต้น, TX Lane Swapper, ตัวรับส่งสัญญาณ x16, RX Lane Swapper, อินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณ Arria 10 และอุปกรณ์ HMC อดีตampการออกแบบต้องมีการตั้งค่าเฉพาะเพื่อให้ทำงานได้อย่างถูกต้องบนชุดพัฒนา Arria 10 GX FPGA พร้อมด้วยการ์ดลูก HMC

ข้อมูลเพิ่มเติม

ส่วนข้อมูลเพิ่มเติมจะให้รายละเอียดเกี่ยวกับโครงสร้างไดเร็กทอรีสำหรับการออกแบบที่สร้างขึ้น เช่นampเอกสาร ประวัติการแก้ไขคู่มือผู้ใช้ รูปแบบการพิมพ์ที่ใช้ในคู่มือ และวิธีการติดต่อ Intel เพื่อขอรับการสนับสนุน

คำแนะนำการใช้ผลิตภัณฑ์

ปฏิบัติตามคำแนะนำด้านล่างเพื่อใช้การออกแบบฮาร์ดแวร์ตัวควบคุม HMC เช่นampเลอ:

1. รวบรวมการออกแบบเช่นampเลอใช้เครื่องจำลอง
2. ทำการจำลองการทำงาน
3. สร้างการออกแบบเช่นample
4. รวบรวมการออกแบบเช่นampโดยใช้ Quartus Prime
5. ทดสอบการออกแบบฮาร์ดแวร์

โปรดทราบว่าการกำหนดค่าฮาร์ดแวร์และการทดสอบ files สำหรับการออกแบบเช่นample อยู่ใน /example_design/par ในขณะที่การจำลอง files อยู่ใน /example_design/ซิม

เพื่อช่วยให้คุณเข้าใจวิธีใช้แกน IP ของตัวควบคุม Hybrid Memory Cube แกนหลักจะมีม้านั่งทดสอบจำลองและการออกแบบฮาร์ดแวร์ เช่นampที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์ คุณสามารถดาวน์โหลดการออกแบบที่คอมไพล์แล้วลงในชุดพัฒนา Intel® Arria® 10 GX FPGA

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ IP Core ของตัวควบคุม Hybrid Memory Cube

การออกแบบอดีตampโครงสร้างไดเรกทอรี

การกำหนดค่าฮาร์ดแวร์และการทดสอบ files (การออกแบบฮาร์ดแวร์ เช่นample) ตั้งอยู่ในample_ design_install_dir>/เช่นample_design/พาร์ การจำลอง files (ม้านั่งทดสอบสำหรับการจำลองเท่านั้น) ตั้งอยู่ในample_design_install_dir>/เช่นample_design/ซิม

การออกแบบอดีตampส่วนประกอบ

การออกแบบฮาร์ดแวร์ตัวควบคุม HMC เช่นample มีส่วนประกอบดังต่อไปนี้:

• แกน IP ของตัวควบคุม HMC ที่มีนาฬิกาอ้างอิง CDR ตั้งค่าเป็น 125 MHz และมีการตั้งค่าการแมป RX และการตั้งค่าการแมป TX ที่เป็นค่าเริ่มต้น
  บันทึก: การออกแบบ เช่นample ต้องการให้การตั้งค่าเหล่านี้ทำงานอย่างถูกต้องบน Arria 10 GX FPGA Development Kit ที่มีการ์ดลูก HMC
• ลอจิกไคลเอ็นต์ที่ประสานการเขียนโปรแกรมของแกน IP รวมถึงการสร้างและการตรวจสอบแพ็กเก็ต
• JTAG คอนโทรลเลอร์ที่สื่อสารกับ Altera System Console คุณสื่อสารกับลอจิกไคลเอ็นต์ผ่านคอนโซลระบบ

แสดงรายการคีย์ fileที่ใช้อดีตampเลอ ม้านั่งทดสอบ.

/src/hmcc_example.sv	การออกแบบฮาร์ดแวร์ระดับบนสุด เช่นample file.
/sim/hmcc_tb.sv	ระดับสูงสุด file สำหรับการจำลอง
สคริปต์ Testbench บันทึก: ใช้ยี่ห้อที่ให้มาfile เพื่อสร้างสคริปต์เหล่านี้
/sim/run_vsim.do	สคริปต์ ModelSim เพื่อเรียกใช้ testbench
/sim/run_vcs.sh	สคริปต์ Synopsys VCS เพื่อเรียกใช้ testbench
/sim/run_ncsim.sh	สคริปต์ Cadence NCSim เพื่อรัน Testbench

สร้างการออกแบบเช่นample

รูปที่ 1-5: อดีตampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ตัวควบคุม Cube หน่วยความจำไฮบริด

ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบฮาร์ดแวร์ Arria 10 เช่นampไฟล์และม้านั่งทดสอบ:

1. ใน IP Catalog (เครื่องมือ > IP Catalog) ให้เลือกกลุ่มอุปกรณ์เป้าหมาย Arria 10
2. ใน IP Catalog ค้นหาและเลือก Hybrid Memory Cube Controller หน้าต่างการเปลี่ยนแปลง IP ใหม่จะปรากฏขึ้น
3. ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่าความแปรผันของ IP ใน a file ชื่อ .qsys
4. คุณต้องเลือกอุปกรณ์ Arria 10 เฉพาะในช่องอุปกรณ์ หรือคงอุปกรณ์เริ่มต้นที่ซอฟต์แวร์ Quartus Prime เลือกไว้
5. คลิกตกลง ตัวแก้ไขพารามิเตอร์ IP จะปรากฏขึ้น
6. บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
7. ออน เดอะ เอ็กซ์ampแท็บ Design เลือกการตั้งค่าต่อไปนี้สำหรับการออกแบบ เช่นampเลอ:
   1. สำหรับ Select Design ให้เลือกตัวเลือก HMCC Daughter Board
   2. สำหรับอดีตampเลอ ดีไซน์ Files เลือกตัวเลือกการจำลองเพื่อสร้างม้านั่งทดสอบ และเลือกตัวเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเล.
   3. สำหรับรูปแบบ HDL ที่สร้างขึ้น จะมีเฉพาะ Verilog เท่านั้น
   4. สำหรับชุดพัฒนาเป้าหมาย ให้เลือกชุดพัฒนา Arria 10 GX FPGA (ซิลิคอนการผลิต)
      บันทึก: เมื่อคุณเลือกชุดอุปกรณ์นี้การออกแบบฮาร์ดแวร์เช่นample เขียนทับการเลือกอุปกรณ์ก่อนหน้าของคุณด้วยอุปกรณ์บนบอร์ดเป้าหมาย เมื่อคุณสร้างการออกแบบเช่นampจากนั้นซอฟต์แวร์ Intel Quartus Prime จะสร้าง Intel
      โปรเจ็กต์ Quartus Prime การตั้งค่า และการกำหนดพินสำหรับบอร์ดที่คุณเลือก หากคุณไม่ต้องการให้ซอฟต์แวร์กำหนดเป้าหมายไปที่บอร์ดใดโดยเฉพาะ ให้เลือกไม่มี
8. คลิกสร้าง Exampปุ่มออกแบบ

ทำความเข้าใจกับ Testbench

Altera นำเสนอการออกแบบเช่นampกับคอร์ IP คอนโทรลเลอร์ HMC การออกแบบ เช่นample พร้อมใช้งานทั้งสำหรับการจำลอง IP core ของคุณและสำหรับการคอมไพล์ การออกแบบ เช่นampในการจำลองจะทำหน้าที่เป็นม้านั่งทดสอบหลัก IP ของตัวควบคุม HMC
หากคุณคลิกสร้าง Exampเมื่อออกแบบในโปรแกรมแก้ไขพารามิเตอร์ HMC Controller ซอฟต์แวร์ Quartus Prime จะสร้างม้านั่งทดสอบการสาธิต ตัวแก้ไขพารามิเตอร์จะแจ้งให้คุณทราบตำแหน่งที่ต้องการของม้านั่งทดสอบ
หากต้องการจำลองม้านั่งทดสอบ คุณต้องจัดเตรียม HMC bus Functional Model (BFM) ของคุณเอง Altera ทดสอบการออกแบบเช่นampม้านั่งทดสอบพร้อม Micron Hybrid Memory Cube BFM ม้านั่งทดสอบไม่มีโมดูลต้นแบบ I2C เนื่องจาก Micron HMC BFM ไม่รองรับและไม่จำเป็นต้องกำหนดค่าโดยโมดูล I2C
ในการจำลอง เครื่องทดสอบทดสอบจะควบคุม TX PLL และอินเทอร์เฟซเส้นทางข้อมูลเพื่อดำเนินการตามลำดับต่อไปนี้:

1. กำหนดค่า HMC BFM ด้วยอัตราข้อมูลหลัก IP ของตัวควบคุม HMC และความกว้างของช่องสัญญาณ ในโหมด Response Open Loop
2. สร้างการเชื่อมโยงระหว่าง BFM และแกน IP
3. กำหนดให้พอร์ตทั้งสี่พอร์ตของ IP core แต่ละพอร์ตเขียนข้อมูลสี่แพ็กเก็ตไปยัง BFM
4. สั่งให้แกน IP อ่านข้อมูลจาก BFM
5. ตรวจสอบว่าข้อมูลที่อ่านตรงกับข้อมูลการเขียน
6. หากข้อมูลตรงกัน จะแสดง TEST_PASSED

จำลองการออกแบบ เช่นampเลอ Testbench
รูปที่ 1-6: ขั้นตอน

ทำตามขั้นตอนเหล่านี้เพื่อจำลองม้านั่งทดสอบ:

1. ที่บรรทัดคำสั่ง ให้เปลี่ยนเป็นampไดเรกทอรี le>/sim
2. พิมพ์สคริปต์สร้าง
3. พิมพ์คำสั่งใดคำสั่งหนึ่งต่อไปนี้ ขึ้นอยู่กับเครื่องจำลองของคุณ:
4. ถึง view ผลการจำลอง:
   1. เมื่อคุณรัน testbench ในเครื่องจำลองที่รองรับทั้งสามเครื่อง สคริปต์จะดำเนินการลำดับ testbench และบันทึกกิจกรรมเครื่องจำลองในampไดเรกทอรี>/เช่นample_ ดีไซน์/ซิม/ .บันทึก. คือ "vsim", "ncsim" หรือ "vcs"
   2. เมื่อคุณรัน testbench ในเครื่องจำลองที่รองรับทั้งสามเครื่อง สคริปต์จะสร้างรูปคลื่น file- คุณสามารถรันคำสั่ง make _gui เพื่อโหลดรูปคลื่นในรูปแบบเฉพาะของเครื่องจำลอง viewเอ่อ.
      ถึง view รูปคลื่น file ในเครื่องจำลองของคุณ ให้พิมพ์คำสั่งใดคำสั่งหนึ่งต่อไปนี้:

      ใบอนุญาตจำลอง เมนเตอร์ กราฟิกส์ โมเดลซิม	บรรทัดคำสั่ง สร้าง vsim_gui	รูปคลื่น File <design exampไดเรกทอรี>/อดีตample_design/sim/ mentor/hmcc_wf.wlf
      สภาพแวดล้อมการมองเห็น Synopsys Discovery	ทำ vcs_gui	<design exampไดเรกทอรี>/อดีตample_design/sim/hmcc_wf.vpd
      รูปคลื่น Cadence SimVision	ทำ ncsim_gui	<design exampไดเรกทอรี>/อดีตample_design/sim/ จังหวะ/hmcc_wf.shm
5. วิเคราะห์ผลลัพธ์ Testbench ที่ประสบความสำเร็จจะส่งและรับสิบแพ็กเก็ตต่อพอร์ต และแสดง Test_PASSED”

การตั้งค่าบอร์ด

ตั้งค่าบอร์ดเพื่อรันการออกแบบฮาร์ดแวร์ เช่นampเล.
บันทึก: ตรวจสอบให้แน่ใจว่าปิดเครื่องแล้วก่อนที่คุณจะเปลี่ยนการตั้งค่าใดๆ

1. ตั้งค่าสวิตช์ DIP บนการ์ดลูกดังนี้:
2. ตั้งสวิตช์ DIP SW1 เพื่อระบุรหัสคิวบ์ 0:
   

   สวิตช์	การทำงาน	การตั้งค่า
   1	คิวบี[0]	เปิด
   2	คิวบี[1]	เปิด
   3	คิวบี[2]	เปิด
   4	—	อย่าสนใจ

ตั้งค่าสวิตช์ DIP SW2 เพื่อระบุการตั้งค่านาฬิกา:

สวิตช์	การทำงาน	การตั้งค่า
1	CLK1_FSEL0	เปิด (125 MHz)
2	CLK1_FSEL1	เปิด (125 MHz)
3	CLK1_SEL	เปิด (คริสตัล)
4	—	อย่าสนใจ

• เชื่อมต่อการ์ดลูก HMC เข้ากับชุดพัฒนา Arria 10 FPGA โดยใช้ตัวเชื่อมต่อ J8 และ J10 ของการ์ดลูก
• ตั้งจัมเปอร์บนชุดพัฒนา Arria 10 GX FPGA:
• เพิ่มการสับเปลี่ยนไปยังจัมเปอร์ J8 เพื่อเลือก 1.5 V เป็นการตั้งค่า VCCIO สำหรับขั้วต่อ FMC B
• เพิ่มการสับเปลี่ยนในจัมเปอร์ J11 เพื่อเลือก 1.8 V เป็นการตั้งค่า VCCIO สำหรับขั้วต่อ FMC A

การรวบรวมและทดสอบการออกแบบ เช่นampในฮาร์ดแวร์

เพื่อรวบรวมและรันการทดสอบสาธิตเกี่ยวกับการออกแบบฮาร์ดแวร์ เช่นampแล้วทำตามขั้นตอนเหล่านี้

1. ตรวจสอบการออกแบบฮาร์ดแวร์เช่นampรุ่น le เสร็จสมบูรณ์
2. ในซอฟต์แวร์ Quartus Prime ให้เปิดโปรเจ็กต์ Quartus Primeample_design_install_dir> /เช่นample_design/par/hmcc_example.qpf.
3. ในแดชบอร์ดการคอมไพล์ คลิกการออกแบบการคอมไพล์ (Intel Quartus Prime Pro Edition) หรือเลือกการประมวลผล > เริ่มการคอมไพล์ (Intel Quartus Prime Standard Edition)
4. หลังจากที่คุณสร้าง .sof แล้ว ให้ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมการออกแบบฮาร์ดแวร์ เช่นampบนอุปกรณ์ Arria 10:
   1. เลือกเครื่องมือ > โปรแกรมเมอร์
   2. ในโปรแกรมเมอร์ ให้คลิก การตั้งค่าฮาร์ดแวร์
   3. เลือกอุปกรณ์การเขียนโปรแกรม
   4. เลือกและเพิ่มชุดพัฒนา Arria 10 GX FPGA ที่สามารถเชื่อมต่อเซสชั่น Quartus Prime ของคุณได้
   5. ตรวจสอบให้แน่ใจว่าได้ตั้งค่าโหมดเป็น JTAG.
   6. คลิก ตรวจจับอัตโนมัติ และเลือกอุปกรณ์ใดก็ได้
   7. คลิกสองครั้งที่อุปกรณ์ Arria 10
   8. เปิด .sof ในample_design_install_dir>/เช่นample_design/ตราไว้หุ้นละ/output_ files,
      บันทึก: ซอฟต์แวร์ Quartus Prime เปลี่ยนอุปกรณ์เป็นอุปกรณ์ใน .sof
   9. ในแถวที่มี .sof ของคุณ ให้ทำเครื่องหมายในช่องในคอลัมน์ Program/Configure
   10. คลิกเริ่มต้น
   11. หลังจากที่ซอฟต์แวร์กำหนดค่าอุปกรณ์ด้วยการออกแบบฮาร์ดแวร์แล้ว เช่นampสังเกตไฟ LED ของบอร์ด:
       1. ไฟ LED สีแดงกะพริบแสดงว่าการออกแบบกำลังทำงานอยู่
       2. ไฟ LED สีเขียวสองดวงใกล้กับไฟ LED กะพริบสีแดงแสดงว่าลิงก์ HMC ได้รับการเตรียมใช้งานแล้วและการทดสอบผ่านการทดสอบ
       3. ไฟ LED สีแดงหนึ่งดวงใกล้กับไฟ LED กะพริบสีแดงแสดงว่าการทดสอบล้มเหลว
   12. ไม่จำเป็น. ใช้ System Console testbench เพื่อสังเกตผลการทดสอบเพิ่มเติม
       บันทึก: ใช้คอนโซลระบบเพื่อตรวจสอบสัญญาณสถานะในการออกแบบ เช่นampเมื่อบอร์ดเชื่อมต่อกับคอมพิวเตอร์ของคุณผ่านทาง JTAG อินเตอร์เฟซ. คอนโซลระบบจะแสดงสถานะ LED ของบอร์ดสำหรับการตรวจสอบระยะไกล สถานะการเริ่มต้นสำหรับแต่ละขั้นตอน และสถานะของตัวสร้างคำขอและตัวตรวจสอบการตอบสนองของแต่ละพอร์ต คอนโซลระบบยังจัดเตรียมอินเทอร์เฟซเพื่อเริ่มหรือเริ่มการทดสอบอีกครั้ง
       1. เลือกเครื่องมือ > เครื่องมือดีบักระบบ > คอนโซลระบบ
       2. ในคอนโซลระบบ ให้เลือก File > รันสคริปต์
       3. เปิด file <เช่นample_design_install_dir>/เช่นample_design/par/sysconsole_ testbench.tcl.
       4. ซอฟต์แวร์โหลดเอาต์พุตการทดสอบกราฟิก เลือกเริ่มต้นใหม่เพื่อทำการทดสอบอีกครั้ง

การรวบรวมและทดสอบการออกแบบ เช่นampในฮาร์ดแวร์

การออกแบบตัวควบคุม Cube หน่วยความจำแบบไฮบริด

การออกแบบอดีตampคำอธิบาย

การออกแบบเช่นampสาธิตการทำงานของแกน IP ของตัวควบคุม Hybrid Memory Cube คุณสามารถสร้างการออกแบบจาก Exampแท็บการออกแบบของอินเทอร์เฟซผู้ใช้แบบกราฟิก (GUI) ของ Hybrid Memory Cube Controller ในโปรแกรมแก้ไขพารามิเตอร์ IP

คุณสมบัติ

• I2C master และเครื่องสถานะการเริ่มต้น I2C สำหรับการ์ดลูก HMC และการกำหนดค่า HMC
• ATX PLL และเครื่องสถานะการปรับเทียบตัวรับส่งสัญญาณ
• เครื่องกำเนิดคำขอ
• ขอการตรวจสอบ
• อินเทอร์เฟซคอนโซลระบบ

ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
Altera ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นampเลอ:

• ซอฟต์แวร์ Intel Quartus Prime
• คอนโซลระบบ
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL เท่านั้น) หรือเครื่องจำลอง VCS
• ชุดพัฒนา Arria 10 GX FPGA
• การ์ดลูกสาว HMC

คำอธิบายการทำงาน

Altera จัดเตรียมการออกแบบที่พร้อมสำหรับการรวบรวมเช่นampกับคอร์ IP คอนโทรลเลอร์ HMC การออกแบบนี้เช่นample กำหนดเป้าหมายชุดพัฒนา Arria 10 GX FPGA ด้วยการ์ดลูก HMC ที่เชื่อมต่อผ่านตัวเชื่อมต่อ FMC
คุณสามารถใช้การออกแบบเป็นตัวอย่างได้ampสำหรับการเชื่อมต่อที่ถูกต้องของแกน IP ของคุณกับการออกแบบของคุณ หรือเป็นการออกแบบเริ่มต้น คุณสามารถปรับแต่งตามความต้องการการออกแบบของคุณเองได้ การออกแบบ เช่นampประกอบด้วยโมดูลหลัก I2C, โมดูลการปรับเทียบ PLL/CDR ใหม่, แกน IP PLL ของตัวรับส่งสัญญาณภายนอกหนึ่งตัว และตรรกะในการสร้างและตรวจสอบธุรกรรม การออกแบบ เช่นample ถือว่าอุปกรณ์ Micron HMC 15G-SR HMC ซึ่งเป็น fourlอุปกรณ์หมึกบนการ์ดลูกสาว การออกแบบ เช่นample รวมหนึ่งอินสแตนซ์ของ IP core และเชื่อมต่อกับลิงก์เดียวบนอุปกรณ์ HMC รูปที่ 2-1: การออกแบบคอนโทรลเลอร์ HMC เช่นample บล็อกไดอะแกรม

หลังจากที่คุณกำหนดค่า Arria 10 FPGA ด้วยการออกแบบ เช่นampคอนโทรลเลอร์ I2C จะกำหนดค่าตัวสร้างสัญญาณนาฬิกาออนบอร์ดและอุปกรณ์ HMC เมื่อการสอบเทียบเสร็จสิ้น การออกแบบ เช่นampปรับเทียบ ATX PLL ในระหว่างการดำเนินการ ตัวสร้างคำร้องขอจะสร้างคำสั่งอ่านและเขียนที่คอร์ IP ของตัวควบคุม HMC ประมวลผลจากนั้น การตรวจสอบคำขอจะจับการตอบสนองจากแกน IP และตรวจสอบความถูกต้อง

สัญญาณอินเทอร์เฟซ
ตาราง 2-1: การออกแบบหลัก IP ของตัวควบคุม HMC เช่นampเลอสัญญาณ

ชื่อสัญญาณ clk_50	ทิศทาง ป้อนข้อมูล	ความกว้าง (บิต) 1	คำอธิบาย นาฬิกาอินพุต 50 MHz
hssi_refclk	ป้อนข้อมูล	1	นาฬิกาอ้างอิง CDR สำหรับ HMC และ HMCC IP core

ชื่อสัญญาณ hmc_lxrx	ทิศทาง ป้อนข้อมูล	ความกว้าง (บิต) จำนวนช่อง (16 หรือ 8)	คำอธิบาย ตัวรับส่งสัญญาณ FPGA รับพิน
hmc_lxtx	เอาท์พุต	จำนวนช่อง (16 หรือ 8)	พินส่งตัวรับส่งสัญญาณ FPGA
hmc_ctrl_lxrxps	ป้อนข้อมูล	1	การควบคุมการประหยัดพลังงานของตัวรับส่งสัญญาณ FPGA
hmc_ctrl_lxtxps	เอาท์พุต	1	การควบคุมการประหยัดพลังงานตัวรับส่งสัญญาณ HMC
hmc_ctrl_ferr_n	ป้อนข้อมูล	1	เอาต์พุต HMC FERR_N
hmc_ctrl_p_rst_n	เอาท์พุต	1	อินพุต HMC P_RST_N
hmc_ctrl_scl	ทิศทางสองทาง	1	นาฬิกาคอนฟิกูเรชัน HMC I2C
hmc_ctrl_sda	ทิศทางสองทาง	1	ข้อมูลคอนฟิกูเรชัน HMC I2C
fmc0_scl	เอาท์พุต	1	ไม่ได้ใช้ ขับต่ำเพื่อปกป้องพิน FPGA I/O จากการดึง 3.3 V บนการ์ดลูก
fmc0_sda	เอาท์พุต	1	ไม่ได้ใช้ ขับต่ำเพื่อปกป้องพิน FPGA I/O จากการดึง 3.3 V บนการ์ดลูก
กดปุ่ม_	ป้อนข้อมูล	1	อินพุตปุ่มกดที่ใช้สำหรับการรีเซ็ต
heart_beat_n	เอาท์พุต	1	เอาต์พุต LED การเต้นของหัวใจ
link_init_complete_n	เอาท์พุต	1	การเริ่มต้นลิงก์เอาต์พุต LED เสร็จสมบูรณ์
ทดสอบ_ผ่าน_n	เอาท์พุต	1	ผ่านการทดสอบเอาต์พุต LED
ทดสอบ_ล้มเหลว_n	เอาท์พุต	1	การทดสอบเอาต์พุต LED ที่ล้มเหลว

การออกแบบอดีตample ลงทะเบียนแผนที่
ตาราง 2-2: การออกแบบหลัก IP ของตัวควบคุม HMC เช่นample ลงทะเบียนแผนที่

การเขียนไปยังรีจิสเตอร์เหล่านี้จะรีเซ็ตการออกแบบ

บิต 1:0 น.	ชื่อฟิลด์ จำนวนพอร์ต	พิมพ์ RO	ค่าเมื่อรีเซ็ต แตกต่างกันไป	คำอธิบาย จำนวนพอร์ตสำหรับอินสแตนซ์หลัก IP
7:2 น.	ที่สงวนไว้	RO	ขนาด 0x00

ตาราง 2-4: BOARD_LEDs รีจิสเตอร์
การลงทะเบียนนี้สะท้อนถึงสถานะของไฟ LED ของบอร์ด

บิต 0	ชื่อฟิลด์ การทดสอบล้มเหลว	พิมพ์ RO	ค่าเมื่อรีเซ็ต ขนาด 0x00	คำอธิบาย การทดสอบล้มเหลว
1	ผ่านการทดสอบแล้ว	RO	ขนาด 0x00	ผ่านการทดสอบแล้ว
2	การเริ่มต้นลิงก์ HMCC เสร็จสมบูรณ์	RO	ขนาด 0x00	การกำหนดค่าเริ่มต้นลิงก์ HMC เสร็จสมบูรณ์และพร้อมสำหรับการรับส่งข้อมูล
3	จังหวะการเต้นของหัวใจ	RO	ขนาด 0x00	สลับเมื่อการออกแบบกำลังทำงานอยู่
7:4 น.	ที่สงวนไว้	RO	ขนาด 0x00

ตาราง 2-5: TEST_INITIALIZATION_STATUS ลงทะเบียน

บิต 0	ชื่อฟิลด์ ชุดเครื่องกำเนิดสัญญาณนาฬิกา I2C	พิมพ์ RO	ค่าเมื่อรีเซ็ต ขนาด 0x00	คำอธิบาย กำหนดค่าตัวสร้างสัญญาณนาฬิกาออนบอร์ดแล้ว
1	การปรับเทียบ ATX PLL และตัวรับส่งสัญญาณเสร็จสมบูรณ์	RO	ขนาด 0x00	ATX PLL และตัวรับส่งสัญญาณปรับเทียบใหม่กับนาฬิกาอินพุต
2	I2C HMC การกำหนดค่าเสร็จสมบูรณ์	RO	ขนาด 0x00	การกำหนดค่าอุปกรณ์ HMC บน I2C เสร็จสมบูรณ์
3	การกำหนดค่าเริ่มต้นลิงก์ HMC เสร็จสมบูรณ์	RO	ขนาด 0x00	การกำหนดค่าเริ่มต้นลิงก์ HMC เสร็จสมบูรณ์และพร้อมสำหรับการรับส่งข้อมูล
7:4 น.	ที่สงวนไว้	RO	ขนาด 0x00

ตาราง 2-6: ลงทะเบียน PORT_STATUS

บิต 0	ชื่อฟิลด์ พอร์ต 0 คำขอตกลง	พิมพ์ RO	ค่าเมื่อรีเซ็ต ขนาด 0x00	คำอธิบาย การสร้างคำขอพอร์ต 0 เสร็จสมบูรณ์
1	พอร์ต 0 การตอบกลับ ตกลง	RO	ขนาด 0x00	ผ่านการตรวจสอบการตอบสนองของพอร์ต 0 แล้ว
2	พอร์ต 1 คำขอตกลง	RO	ขนาด 0x00	การสร้างคำขอพอร์ต 1 เสร็จสมบูรณ์
3	พอร์ต 1 การตอบกลับ ตกลง	RO	ขนาด 0x00	ผ่านการตรวจสอบการตอบสนองของพอร์ต 1 แล้ว

บิต 4	ชื่อฟิลด์ พอร์ต 2 คำขอตกลง	พิมพ์ RO	ค่าเมื่อรีเซ็ต ขนาด 0x00	คำอธิบาย การสร้างคำขอพอร์ต 2 เสร็จสมบูรณ์
5	พอร์ต 2 การตอบกลับ ตกลง	RO	ขนาด 0x00	ผ่านการตรวจสอบการตอบสนองของพอร์ต 2 แล้ว
6	พอร์ต 3 คำขอตกลง	RO	ขนาด 0x00	การสร้างคำขอพอร์ต 3 เสร็จสมบูรณ์
7	พอร์ต 4 การตอบกลับ ตกลง	RO	ขนาด 0x00	ผ่านการตรวจสอบการตอบสนองของพอร์ต 3 แล้ว

ข้อมูลเพิ่มเติม

การออกแบบคอนโทรลเลอร์ HMC เช่นample คู่มือผู้ใช้ ประวัติการแก้ไข
ตาราง ก-1: ประวัติการแก้ไขเอกสาร
สรุปคุณสมบัติใหม่และการเปลี่ยนแปลงในการออกแบบเช่นampคู่มือผู้ใช้สำหรับ HMC Controller IP core

วันที่	เวอร์ชัน ACDS	การเปลี่ยนแปลง
2016.05.02	16.0	การเปิดตัวครั้งแรก

วิธีการติดต่ออินเทล
ตาราง A-2: วิธีการติดต่อกับ Intel
หากต้องการค้นหาข้อมูลล่าสุดเกี่ยวกับผลิตภัณฑ์ Intel โปรดดูตารางนี้ คุณยังสามารถติดต่อสำนักงานขายของ Intel ในพื้นที่ของคุณหรือตัวแทนฝ่ายขายได้

ติดต่อ	วิธีการติดต่อ	ที่อยู่
การสนับสนุนด้านเทคนิค	Webเว็บไซต์	www.altera.com/support
การฝึกอบรมด้านเทคนิค	Webเว็บไซต์	www.altera.com/training
	อีเมล	FPGAtraining@intel.com
เอกสารเกี่ยวกับผลิตภัณฑ์	Webเว็บไซต์	www.altera.com/literature
การสนับสนุนที่ไม่ใช่ทางเทคนิค: ทั่วไป	อีเมล	nacomp@altera.com

ติดต่อ   การสนับสนุนที่ไม่ใช่ทางเทคนิค: ลิขสิทธิ์ซอฟต์แวร์

วิธีการติดต่อ   อีเมล

ที่อยู่   การอนุญาต@altera.com

ข้อมูลที่เกี่ยวข้อง

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• การอนุญาต@altera.com

อนุสัญญาวิชาการ

ตาราง A-3: แบบแผนการพิมพ์
แสดงรายการแบบแผนการพิมพ์ที่เอกสารนี้ใช้

ไอคอนคำติชมช่วยให้คุณสามารถส่งคำติชมไปยัง Altera เกี่ยวกับเอกสารได้ วิธีการรวบรวมความคิดเห็นแตกต่างกันไปตามความเหมาะสมของเอกสารแต่ละฉบับ

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus และ Stratix เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทสาขาในสหรัฐอเมริกาและ/หรือประเทศอื่นๆ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่มีส่วนรับผิดชอบหรือความรับผิดที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใด ๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
ชื่อและแบรนด์อื่น ๆ อาจถูกอ้างสิทธิ์ว่าเป็นทรัพย์สินของผู้อื่น
101 Innovation Drive, ซานโฮเซ, แคลิฟอร์เนีย 95134

อัปเดตล่าสุดสำหรับ Quartus Prime Design Suite: 16.0
ยูจี-20027
2016.05.02
101 นวัตกรรมไดรฟ์
ซานโฮเซ, แคลิฟอร์เนีย 95134
www.altera.com

เอกสาร / แหล่งข้อมูล

ALTERA Arria 10 Hybrid Memory Cube Controller Design เช่นample [พีดีเอฟ] คู่มือการใช้งาน การออกแบบตัวควบคุมลูกบาศก์หน่วยความจำไฮบริดของ Arria 10 เช่นample, Arria 10, การออกแบบตัวควบคุม Cube หน่วยความจำแบบไฮบริด เช่นampเลอ, การออกแบบตัวควบคุม เช่นampเลอ, Design Example

อ้างอิง

• คู่มือการใช้งาน