ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

Design řadiče Hybrid Memory Cube Example Uživatelská příručka poskytuje informace o návrhu a použití hardwarového návrhu řadiče HMC, napřample. Příručka je aktualizována pro Quartus Prime Design Suite 16.0 a byla naposledy aktualizována 2. května 2016.
Design Example Rychlý průvodce poskytuje podrobné pokyny pro kompilaci, simulaci, generování a testování návrhu ovladače HMC example. Viz obrázek 1-1 pro overview vývojových kroků.

Design Přample Popis

Hardwarový design řadiče HMC exampObsahuje různé komponenty, jako je zařízení Board Arria 10, jádro IP řadiče HMC, hodiny a resetování TX PLL, generátor požadavků na datovou cestu a monitor odezvy, TX/TX FIFO MAC, RX MAC, test Avalon-MM Control a LED, rozhraní stavu řadiče , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface a HMC Device. BývalýampNávrh vyžaduje specifická nastavení, aby správně fungoval na Arria 10 GX FPGA Development Kit s dceřinou kartou HMC.

Další informace

Sekce Další informace poskytuje podrobnosti o struktuře adresářů pro vygenerovaný návrh, napřample, historii revizí uživatelské příručky, typografické konvence použité v příručce a způsob, jak kontaktovat společnost Intel pro podporu.

Návod k použití produktu

Chcete-li použít hardwarový návrh ovladače HMC, postupujte podle níže uvedených pokynůampten:

1. Sestavte design napřamppomocí simulátoru
2. Proveďte funkční simulaci
3. Vytvořte návrh napřample
4. Sestavte design napřamppomocí Quartus Prime
5. Vyzkoušejte návrh hardwaru

Všimněte si, že konfigurace a test hardwaru files pro design napřample jsou umístěny v /example_design/par, zatímco simulace files jsou umístěny v /example_design/sim.

Abychom vám pomohli pochopit, jak používat jádro Hybrid Memory Cube Controller IP, jádro obsahuje simulovatelný testovací stůl a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru. Zkompilovaný návrh si můžete stáhnout do vývojové sady Intel® Arria® 10 GX FPGA.

Související informace
Hybrid Memory Cube Controller IP Core Uživatelská příručka

Design Přample Struktura adresáře

Konfigurace a test hardwaru files (design hardwaru napřample) se nacházejí vample_ design_install_dir>/example_design/par. Simulace files (testbench pouze pro simulaci) jsou umístěny vample_design_install_dir>/example_design/sim.

Design Přample Components

Hardwarový design řadiče HMC example obsahuje následující komponenty:

• IP jádro HMC Controller s referenčním taktem CDR nastaveným na 125 MHz a s výchozím nastavením mapování RX a mapování TX.
  Poznámka: Design example vyžaduje, aby tato nastavení správně fungovala na Arria 10 GX FPGA Development Kit s dceřinou kartou HMC.
• Klientská logika, která koordinuje programování jádra IP a generování a kontrolu paketů.
• JTAG ovladač, který komunikuje se systémovou konzolí Altera. S klientskou logikou komunikujete prostřednictvím systémové konzoly.

Uvádí klíč files, které implementují example testbench.

/src/hmcc_example.sv	Špičkový design hardwaru napřample file.
/sim/hmcc_tb.sv	na nejvyšší úrovni file pro simulaci.
Testbench skripty Poznámka: Použijte dodaný Makefile pro generování těchto skriptů.
/sim/run_vsim.do	Skript ModelSim pro spuštění testbench.
/sim/run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
/sim/run_ncsim.sh	Skript Cadence NCSim pro spuštění testbench.

Generování návrhu Přample

Obrázek 1-5: Přample Karta Návrh v editoru parametrů řadiče hybridní paměťové kostky

Chcete-li vygenerovat návrh hardwaru Arria 10, postupujte podle těchto krokůample a testbench:

1. V katalogu IP (Nástroje > Katalog IP) vyberte skupinu cílových zařízení Arria 10.
2. V katalogu IP vyhledejte a vyberte řadič Hybrid Memory Cube Controller. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .qsys.
4. V poli Zařízení musíte vybrat konkrétní zařízení Arria 10 nebo ponechat výchozí zařízení, které software Quartus Prime vybere.
5. Klepněte na tlačítko OK. Zobrazí se editor parametrů IP.
6. Na kartě IP zadejte parametry pro variaci jádra IP.
7. Na Example na kartě Návrh vyberte následující nastavení pro návrh, napřampten:
   1. V části Vybrat návrh vyberte volbu Dceřiná deska HMCC.
   2. Napřample Design Files, vyberte možnost Simulace pro vygenerování testovací plochy a vyberte možnost Syntéza pro vygenerování návrhu hardwaru, napřample.
   3. Pro generovaný formát HDL je k dispozici pouze Verilog.
   4. Pro Target Development Kit vyberte Arria 10 GX FPGA Development Kit (Production Silicon).
      Poznámka: Když si vyberete tuto sadu, hardware design example přepíše váš předchozí výběr zařízení zařízením na cílové desce. Když vygenerujete návrh napřampIntel Quartus Prime vytváří software Intel
      Quartus Prime projekt, nastavení a přiřazení pinů pro vybranou desku. Pokud nechcete, aby se software zaměřoval na konkrétní desku, vyberte možnost Žádná.
8. Klepněte na tlačítko Generate Example Design tlačítko

Pochopení Testbench

Altera poskytuje design example s jádrem IP řadiče HMC. Design example je k dispozici jak pro simulaci vašeho IP jádra, tak pro kompilaci. Design example v simulaci funguje jako hlavní testovací počítač HMC Controller IP.
Pokud kliknete na Generovat ExampPři návrhu v editoru parametrů HMC Controller software Quartus Prime vygeneruje demonstrační testovací prostředí. Editor parametrů vás vyzve k zadání požadovaného umístění testovací plochy.
Chcete-li simulovat testbench, musíte poskytnout svůj vlastní funkční model sběrnice HMC (BFM). Altera testuje design exampTestbench s Micron Hybrid Memory Cube BFM. Testbench neobsahuje I2C master modul, protože Micron HMC BFM nepodporuje a nevyžaduje konfiguraci pomocí I2C modulu.
V simulaci testbench řídí TX PLL a rozhraní datových cest, aby provedl následující sekvenci akcí:

1. Konfiguruje HMC BFM s rychlostí přenosu dat jádra IP řadiče HMC a šířkou kanálu v režimu odezvy s otevřenou smyčkou.
2. Navazuje spojení mezi BFM a jádrem IP.
3. Nasměruje každý ze čtyř portů jádra IP k zápisu čtyř paketů dat do BFM.
4. Nasměruje jádro IP ke zpětnému čtení dat z BFM.
5. Zkontroluje, zda se čtená data shodují se zapisovanými daty.
6. Pokud se data shodují, zobrazí se TEST_PASSED.

Simulace návrhu Přample Testbench
Obrázek 1-6: Postup

Chcete-li simulovat testovací lavici, postupujte takto:

1. Na příkazovém řádku změňte naample>/sim adresář.
2. Zadejte make skripty.
3. Zadejte jeden z následujících příkazů v závislosti na vašem simulátoru:
4. Na view výsledky simulace:
   1. Když spustíte testbench v kterémkoli ze tří podporovaných simulátorů, skript spustí sekvenci testbench a zaznamená aktivitu simulátoru doample adresář>/example_ design/sim/ .log. je „vsim“, „ncsim“ nebo „vcs“.
   2. Když spustíte testbench v kterémkoli ze tří podporovaných simulátorů, skript vygeneruje křivku file. Můžete spustit příkaz make _gui k načtení tvaru vlny ve tvaru vlny specifické pro simulátor viewehm.
      Na view průběh file ve svém simulátoru zadejte jeden z následujících příkazů:

      Licence na simulátor Mentor Graphics ModelSim	Příkazový řádek vytvořit vsim_gui	Průběh File <design example adresář>/přample_design/sim/ mentor/hmcc_wf.wlf
      Vizuální prostředí Synopsys Discovery	vytvořit vcs_gui	<design example adresář>/přample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	vytvořit ncsim_gui	<design example adresář>/přample_design/sim/ kadence/hmcc_wf.shm
5. Analyzujte výsledky. Úspěšný testbench odešle a přijme deset paketů na port a zobrazí Test_PASSED“

Nastavení rady

Nastavte desku tak, aby spustila hardwarový design example.
Poznámka: Před změnou jakéhokoli nastavení se ujistěte, že je vypnuté napájení.

1. Nastavte DIP přepínače na dceřiné kartě následovně:
2. Nastavte přepínač DIP SW1 na indikaci ID krychle 0:
   

   Přepínač	Funkce	Nastavení
   1	MLÁDĚ[0]	OTEVŘENO
   2	MLÁDĚ[1]	OTEVŘENO
   3	MLÁDĚ[2]	OTEVŘENO
   4	—	Je mi to jedno

Nastavením DIP přepínače SW2 specifikujte nastavení hodin:

Přepínač	Funkce	Nastavení
1	CLK1_FSEL0	Otevřeno (125 MHz)
2	CLK1_FSEL1	Otevřeno (125 MHz)
3	CLK1_SEL	Open (Crystal)
4	—	Je mi to jedno

• Připojte dceřinou kartu HMC k vývojové sadě Arria 10 FPGA pomocí konektorů J8 a J10 dceřiné karty.
• Nastavte propojky na Arria 10 GX FPGA Development Kit:
• Přidejte bočníky do propojky J8 a vyberte 1.5 V jako nastavení VCCIO pro konektor FMC B.
• Přidejte bočníky do propojky J11 a vyberte 1.8 V jako nastavení VCCIO pro konektor FMC A.

Kompilace a testování návrhu Přample v Hardware

Zkompilovat a spustit demonstrační test na návrhu hardwaru napřample, postupujte podle těchto kroků

1. Zajistěte návrh hardwaru napřampgenerace je dokončena.
2. V softwaru Quartus Prime otevřete projekt Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na panelu Compilation Dashboard klikněte na Compile Design (Intel Quartus Prime Pro Edition) nebo zvolte Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Po vygenerování souboru .sof postupujte podle následujících kroků a naprogramujte návrh hardwaru napřample na zařízení Arria 10:
   1. Zvolte Nástroje > Programátor.
   2. V Programátoru klikněte na Nastavení hardwaru.
   3. Vyberte programovací zařízení.
   4. Vyberte a přidejte vývojovou sadu Arria 10 GX FPGA, ke které se může připojit vaše relace Quartus Prime.
   5. Ujistěte se, že je režim nastaven na JTAG.
   6. Klikněte na Auto Detect a vyberte libovolné zařízení.
   7. Dvakrát klikněte na zařízení Arria 10.
   8. Otevřete soubor .sofample_design_install_dir>/example_design/par/output_ files,
      Poznámka: Software Quartus Prime změní zařízení na zařízení v souboru .sof.
   9. V řádku s vaším .sof zaškrtněte políčko ve sloupci Program/Configure.
   10. Klepněte na tlačítko Start.
   11. Poté, co software nakonfiguruje zařízení s hardwarovým designem napřample, sledujte LED diody na desce:
       1. Blikající červená LED signalizuje, že návrh běží.
       2. Dvě zelené diody LED poblíž červené blikající diody LED znamenají, že spojení HMC je inicializováno a test prošel.
       3. Jedna červená LED poblíž červené blikající LED znamená, že test selhal.
   12. Volitelný. Pomocí testovací plochy systémové konzoly můžete sledovat další testovací výstup.
       Poznámka: Použijte System Console ke sledování stavových signálů v návrhu napřample, když je deska připojena k počítači přes konektor JTAG rozhraní. Systémová konzola zobrazuje stav LED desky pro vzdálené monitorování, stav inicializace pro každý krok a stav generátoru požadavků každého portu a kontroly odezvy. Systémová konzola také poskytuje rozhraní pro spuštění nebo opětovné spuštění testu.
       1. Zvolte Nástroje > Nástroje pro ladění systému > Systémová konzola.
       2. V systémové konzole vyberte File > Spustit skript.
       3. Otevřete file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Software načte grafický výstup testu. Zvolte Re-start pro spuštění testu znovu.

Kompilace a testování návrhu Přample v Hardware

Design řadiče Hybrid Memory Cube

Design Přample Popis

Design example demonstruje funkčnost jádra IP řadiče Hybrid Memory Cube. Návrh můžete vygenerovat z Example Záložka Design grafického uživatelského rozhraní (GUI) Hybrid Memory Cube Controller v editoru parametrů IP.

Vlastnosti

• I2C master a I2C inicializační stavový stroj pro dceřinou kartu HMC a konfiguraci HMC
• ATX PLL a rekalibrační stavový automat transceiveru
• Generátor požadavků
• Vyžádejte si monitor
• Rozhraní systémové konzoly

Hardwarové a softwarové požadavky
Altera používá následující hardware a software k testování designu napřampten:

• Software Intel Quartus Prime
• Systémová konzole
• ModelSim-AE, Modelsim-SE, NCsim (pouze Verilog HDL) nebo simulátor VCS
• Vývojová sada Arria 10 GX FPGA
• Dceřiná karta HMC

Popis funkce

Altera poskytuje design připravený ke kompilaci napřample s jádrem IP řadiče HMC. Tento design example se zaměřuje na Arria 10 GX FPGA Development Kit s dceřinou kartou HMC připojenou přes konektory FMC.
Design můžete použít jako example pro správné připojení vašeho IP jádra k vašemu návrhu, nebo jako startovací návrh můžete upravit pro vaše vlastní požadavky na design. Design exampSoubor obsahuje hlavní modul I2C, rekalibrační modul PLL/CDR, jedno externí jádro PLL IP transceiveru a logiku pro generování a kontrolu transakcí. Design example předpokládá zařízení Micron HMC 15G-SR HMC, což je fourlinkoustové zařízení na dceřiné kartě. Design exampSoubor obsahuje jednu instanci jádra IP a připojuje se k jedinému propojení na zařízení HMC. Obrázek 2-1: Návrh řadiče HMC Přample Blokový diagram

Po konfiguraci Arria 10 FPGA s designem example, řadič I2C konfiguruje generátory hodin na desce a zařízení HMC. Když je kalibrace dokončena, návrh example kalibruje ATX PLL. Během provozu generátor požadavků generuje příkazy pro čtení a zápis, které pak jádro IP řadiče HMC zpracovává. Monitor požadavků zachycuje odpovědi z jádra IP a kontroluje jejich správnost.

Signály rozhraní
Tabulka 2-1: Návrh jádra IP řadiče HMC Přample Signály

Název signálu clk_50	Směr Vstup	Šířka (bity) 1	Popis 50 MHz vstupní takt.
hssi_refclk	Vstup	1	Referenční hodiny CDR pro jádro HMC a HMCC IP.

Název signálu hmc_lxrx	Směr Vstup	Šířka (bity) Počet kanálů (16 nebo 8)	Popis Přijímací piny FPGA transceiveru.
hmc_lxtx	Výstup	Počet kanálů (16 nebo 8)	Vysílací kolíky FPGA transceiveru.
hmc_ctrl_lxrxps	Vstup	1	Řízení úspory energie FPGA transceiveru.
hmc_ctrl_lxtxps	Výstup	1	Řízení úspory energie transceiveru HMC.
hmc_ctrl_ferr_n	Vstup	1	Výstup HMC FERR_N.
hmc_ctrl_p_rst_n	Výstup	1	Vstup HMC P_RST_N.
hmc_ctrl_scl	Obousměrný	1	Konfigurační hodiny HMC I2C.
hmc_ctrl_sda	Obousměrný	1	Konfigurační data HMC I2C.
fmc0_scl	Výstup	1	Nepoužitý. Nízký, aby chránil I/O piny FPGA před 3.3 V pullup na dceřiné kartě.
fmc0_sda	Výstup	1	Nepoužitý. Nízký, aby chránil I/O piny FPGA před 3.3 V pullup na dceřiné kartě.
stiskněte tlačítko	Vstup	1	Tlačítkový vstup použitý pro reset.
tlukot srdce_n	Výstup	1	Heartbeat LED výstup.
link_init_complete_n	Výstup	1	LED výstup kompletní inicializace spojení.
test_passed_n	Výstup	1	Test prošel výstupem LED.
test_failed_n	Výstup	1	Test výstupu LED selhal.

Design Přample Registrovat mapu
Tabulka 2-2: Návrh jádra IP řadiče HMC Přample Registrovat mapu

Zápis do těchto registrů resetuje design.

Bity 1:0	Název pole Počet přístavů	Typ RO	Hodnota při resetování Liší se	Popis Počet portů pro instanci jádra IP.
7:2	Rezervováno	RO	0x00

Tabulka 2-4: Registr BOARD_LEDs
Tento registr odráží stav LED diod na desce

Bity 0	Název pole Test se nezdařil	Typ RO	Hodnota při resetování 0x00	Popis Test se nezdařil.
1	Test prošel	RO	0x00	Test prošel.
2	Inicializace propojení HMCC dokončena	RO	0x00	Inicializace spojení HMC je dokončena a připravena k provozu.
3	Tlukot srdce	RO	0x00	Přepíná, když je návrh spuštěn.
7:4	Rezervováno	RO	0x00

Tabulka 2-5: Registr TEST_INITIALIZATION_STATUS

Bity 0	Název pole Sada generátoru hodin I2C	Typ RO	Hodnota při resetování 0x00	Popis Nakonfigurovány generátory palubních hodin.
1	Rekalibrace ATX PLL a transceiveru dokončena	RO	0x00	ATX PLL a transceivery překalibrované na vstupní hodiny.
2	I2C HMC Konfigurace dokončena	RO	0x00	Konfigurace zařízení HMC přes I2C je dokončena.
3	Inicializace spojení HMC dokončena	RO	0x00	Inicializace spojení HMC je dokončena a připravena k provozu.
7:4	Rezervováno	RO	0x00

Tabulka 2-6: Registr PORT_STATUS

Bity 0	Název pole Port 0 Požadavky OK	Typ RO	Hodnota při resetování 0x00	Popis Generování požadavku portu 0 bylo dokončeno.
1	Port 0 Odpovídá OK	RO	0x00	Kontrola odpovědi portu 0 prošla.
2	Port 1 Požadavky OK	RO	0x00	Generování požadavku portu 1 bylo dokončeno.
3	Port 1 Odpovídá OK	RO	0x00	Kontrola odpovědi portu 1 prošla.

Bity 4	Název pole Port 2 Požadavky OK	Typ RO	Hodnota při resetování 0x00	Popis Generování požadavku portu 2 bylo dokončeno.
5	Port 2 Odpovídá OK	RO	0x00	Kontrola odpovědi portu 2 prošla.
6	Port 3 Požadavky OK	RO	0x00	Generování požadavku portu 3 bylo dokončeno.
7	Port 4 Odpovídá OK	RO	0x00	Kontrola odpovědi portu 3 prošla.

Další informace

Návrh řadiče HMC Přample Uživatelská příručka Historie revizí
Tabulka A-1: ​​Historie revizí dokumentu
Shrnuje nové funkce a změny v designu napřample uživatelská příručka pro jádro IP řadiče HMC.

Datum	Verze ACDS	Změny
2016.05.02	16.0	Počáteční vydání.

Jak kontaktovat Intel
Tabulka A-2: Jak kontaktovat společnost Intel
Chcete-li najít nejaktuálnější informace o produktech Intel, podívejte se na tuto tabulku. Můžete také kontaktovat místní obchodní zastoupení společnosti Intel nebo obchodního zástupce.

Kontakt	Metoda kontaktu	Adresa
Technická podpora	Webmísto	www.altera.com/support
Technické školení	Webmísto	www.altera.com/training
	E-mail	FPGATraining@intel.com
Produktová literatura	Webmísto	www.altera.com/literature
Netechnická podpora: obecná	E-mail	nacomp@altera.com

Kontakt   Netechnická podpora: licencování softwaru

Metoda kontaktu   E-mail

Adresa   autorizace@altera.com

Související informace

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorizace@altera.com

Typografické konvence

Tabulka A-3: Typografické konvence
Uvádí typografické konvence, které tento dokument používá

Ikona Zpětná vazba vám umožňuje odeslat zpětnou vazbu k dokumentu společnosti Altera. Metody sběru zpětné vazby se u každého dokumentu liší

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a Stratix slova a loga jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností v USA a/nebo jiných zemích. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
Jiná jména a značky mohou být nárokovány jako vlastnictví jiných
101 Innovation Drive, San Jose, CA 95134

Poslední aktualizace pro Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
Inovace 101
San Jose, CA 95134
www.altera.com

Dokumenty / zdroje

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdfUživatelská příručka Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Design Controller Přample, Design Přample

Reference

• Uživatelská příručka