ALTERA Arria 10 Hybrid Memory Cube Controller Design Example
Ny Hybrid Memory Cube Controller Design ExampNy Torolàlana ho an'ny mpampiasa dia manome fampahalalana momba ny famolavolana sy ny fampiasana ny famolavolana fitaovana HMC Controller example. Ny torolàlana dia nohavaozina ho an'ny Quartus Prime Design Suite 16.0 ary nohavaozina farany tamin'ny 2 Mey 2016.
Ny Design ExampNy Quick Start Guide dia manome torolalana amin'ny dingana amin'ny fanangonana, fanaovana simulation, famoronana ary fitsapana ny HMC Controller ex designample. Jereo ny sary 1-1 ho an'ny famarananaview ny dingana fampandrosoana.
Design Example Description
Ny famolavolana hardware HMC Controller exampAnisan'izany ny singa isan-karazany toy ny Board Arria 10 Device, HMC Controller IP Core, Clock & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Startalization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, ary HMC Device. Ny exampNy famolavolana dia mitaky toe-javatra manokana mba hiasa tsara amin'ny Arria 10 GX FPGA Development Kit miaraka amin'ny karatra zanakavavy HMC.
fampahafantarana fanampiny
Ny fizarana fampahalalana fanampiny dia manome antsipiriany momba ny firafitry ny lahatahiry ho an'ny endrika noforonina example, ny tantaran'ny fanavaozana ny torolalana ho an'ny mpampiasa, ny fifanarahana typografika ampiasaina ao amin'ny torolalana, ary ny fomba hifandraisana amin'ny Intel ho fanohanana.
Torolàlana momba ny fampiasana vokatra
Araho ireto toromarika etsy ambany ireto raha hampiasa ny famolavolana fitaovana HMC Controller example:
- Angony ny famolavolana example mampiasa simulator
- Manaova simulation fonctionnaire
- Mamorona ny famolavolana example
- Angony ny famolavolana example mampiasa Quartus Prime
- Andramo ny famolavolana fitaovana
Mariho fa ny fanamafisana ny fitaovana sy ny fitsapana files ho an'ny famolavolana example dia ao amin'ny /example_design/par, raha ny simulation files dia hita ao amin'ny /example_design/sim.
Mba hanampiana anao hahatakatra ny fomba fampiasana ny Hybrid Memory Cube Controller IP core, ny core dia manasongadina testbench simulatable sy famolavolana fitaovana taloha.ample izay manohana compilation sy hardware fitiliana. Rehefa mamorona ny drafitra example, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware. Azonao alaina ao amin'ny Intel® Arria® 10 GX FPGA Development Kit ny famolavolana natambatra.
Fampahafantarana mifandraika
Hybrid Memory Cube Controller IP Core User Guide
Design Example Directory Structure
Ny fanamafisana ny fitaovana sy ny fitsapana files (ny famolavolana fitaovana example) dia ao amin'nyample_ design_install_dir>/example_design/par. Ny simulation files (testbench ho an'ny simulation ihany) dia hita aoample_design_install_dir>/example_design/sim.
Design Example Components
Ny famolavolana hardware HMC Controller example dia ahitana ireto singa manaraka ireto:
- HMC Controller IP core miaraka amin'ny famantaranandro fanondro CDR napetraka amin'ny 125 MHz ary miaraka amin'ny fametahana RX default sy fikandrana sarintany TX.
Fanamarihana: Ny endrika example dia mitaky ireo fandrindrana ireo mba hiasa tsara amin'ny Arria 10 GX FPGA Development Kit miaraka amin'ny karatra zanakavavy HMC. - Lojikan'ny mpanjifa izay mandrindra ny fandaharana amin'ny IP core, ary ny famokarana fonosana ary ny fanamarinana.
- JTAG controller izay mifandray amin'ny Altera System Console. Mifandray amin'ny lojika mpanjifa amin'ny alàlan'ny System Console ianao.
Mitanisa ny fanalahidy files izay mampihatra ny example testbench.
| /src/hmcc_example.sv | Famolavolana fitaovana avo lenta example file. |
| /sim/hmcc_tb.sv | ambaratonga ambony, file ho an'ny simulation. |
| Testbench Scripts
Fanamarihana: Ampiasao ny Makefile mba hamoronana ireo script ireo. |
|
| /sim/run_vsim.do | Ny script ModelSim hampandehanana ny testbench. |
| /sim/run_vcs.sh | Ny script Synopsys VCS hampandehanana ny testbench. |
| /sim/run_ncsim.sh | Ny script Cadence NCSim hampandeha ny testbench. |
Mamorona ny Design Example
Sary 1-5: Eksampny Design Tab ao amin'ny Hybrid Memory Cube Controller Parameter Editor
Araho ireto dingana ireto mba hamoronana ny famolavolana fitaovana Arria 10 example sy testbench:
- Ao amin'ny Catalog IP (Tools > IP Catalog), safidio ny fianakaviana fitaovana kendrena Arria 10.
- Ao amin'ny IP Catalog, tadiavo ary mifidiana Hybrid Memory Cube Controller. Mipoitra ny fikandrana New IP Variation.
- Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .qsys.
- Tsy maintsy misafidy fitaovana Arria 10 manokana ianao ao amin'ny sahan'ny Device, na mitazona ny fitaovana mahazatra nofidin'ny rindrambaiko Quartus Prime.
- Tsindrio OK. Miseho ny tonian-dahatsoratra IP parameter.
- Ao amin'ny tabilao IP, mariho ny mari-pamantarana ho an'ny fiovaovana fototra IP anao.
- Ao amin'ny Example Design tab, safidio ireto toe-javatra manaraka ireto ho an'ny design example:
- Ho an'ny Select Design, safidio ny safidy HMCC Daughter Board.
- Ho an'ny Example Design Files, safidio ny safidy Simulation hamoronana ny testbench, ary safidio ny safidy Synthesis hamoronana ny famolavolana fitaovana example.
- Ho an'ny endrika HDL vokarina, Verilog ihany no misy.
- Ho an'ny Kit Development Target dia fidio ny Arria 10 GX FPGA Development Kit (Production Silicon).
Fanamarihana: Rehefa misafidy ity kitapo ity ianao, ny famolavolana fitaovana example overwrite ny safidinao fitaovana teo aloha miaraka amin'ny fitaovana eo amin'ny solaitrabe kendrena. Rehefa mamorona ny drafitra exampNy Intel Quartus Prime dia mamorona Intel
Tetik'asa Quartus Prime, fametrahan-toerana, ary asiana pin ho an'ny solaitrabe nofidinao. Raha tsy tianao ny rindrankajy hikendry birao manokana dia fidio Tsy misy.
- Tsindrio ny Generate Exampny bokotra Design
Fahatakarana ny Testbench
Altera dia manome endrika exampmiaraka amin'ny HMC Controller IP core. Ny design example dia azo ampiasaina ho an'ny simulation ny IP-nao sy ny fanangonana. Ny design example amin'ny simulation miasa toy ny HMC Controller IP fototra testbench.
Raha tsindrio Generate Example Design ao amin'ny tonian-dahatsoratry ny HMC Controller, ny rindrambaiko Quartus Prime dia mamorona testbench demonstration. Ny tonian-dahatsoratry ny parameter dia manosika anao amin'ny toerana tiana ho an'ny testbench.
Mba hanaovana simulate ny testbench, dia tsy maintsy manome ny HMC bus functional model (BFM) anao manokana ianao. Altera dia manandrana ny endrika example testbench miaraka amin'ny Micron Hybrid Memory Cube BFM. Ny testbench dia tsy misy module master I2C, satria ny Micron HMC BFM dia tsy manohana ary tsy mitaky fanamafisana amin'ny module I2C.
Ao amin'ny simulation, ny testbench dia mifehy ny TX PLL sy ny fifandraisana amin'ny lalan'ny angona mba hanatanterahana izao filaharan'ny hetsika manaraka izao:
- Ampifanaraho ny HMC BFM miaraka amin'ny tahan'ny angon-drakitra fototra HMC Controller IP sy ny sakan'ny fantsona, ao amin'ny Response Open Loop Mode.
- Mametraka ny fifandraisana misy eo amin'ny BFM sy ny IP core.
- Mitantana ny seranan-tsambo efatra an'ny IP core tsirairay mba hanoratra angona efatra amin'ny BFM.
- Mitantana ny IP core mba hamaky ny angona avy amin'ny BFM.
- Manamarina fa ny angona novakiana dia mifanaraka amin'ny angona fanoratana.
- Raha mifanaraka ny angona dia asehoy ny TEST_PASSED.
Manahaka ny Design Exampny Testbench
Sary 1-6: Fomba fiasa
Araho ireto dingana ireto mba hanaovana simulate ny testbench:
- Ao amin'ny andalana baiko, manova nyample>/sim directory.
- Type manao scripts.
- Soraty ny iray amin'ireto baiko manaraka ireto, arakaraka ny simulator anao:
- ny view vokatry ny simulation:
- Rehefa mihazakazaka ny testbench amin'ny iray amin'ireo simulators telo tohana ianao, ny script dia manatanteraka ny filaharan'ny testbench ary mametraka ny hetsika simulator ao amin'nyampny directory>/example_ design/sim/ .log. dia "vsim", "ncsim", na "vcs".
- Rehefa mihazakazaka ny testbench amin'ny iray amin'ireo simulators telo tohana ianao, dia miteraka onjam-peo ny script file. Azonao atao ny manatanteraka ny command make _gui hampiditra ny onjam-peo amin'ny onjam-peo manokana simulator viewer.
ny view ny onjam-peo file Ao amin'ny simulator anao, soraty ny iray amin'ireto baiko manaraka ireto:Simulator fahazoan-dàlana Mentor Graphics ModelSim
Command Line manao vsim_gui
onjam-peo File <design exampny directory>/example_design/sim/ mentor/hmcc_wf.wlf
Synopsys Discovery Visual Environment manao vcs_gui <design exampny directory>/example_design/sim/ hmcc_wf.vpd Cadence SimVision Waveform manao ncsim_gui <design exampny directory>/example_design/sim/ cadence/hmcc_wf.shm
- Diniho ny vokatra. Ny testbench mahomby dia mandefa sy mandray fonosana folo isaky ny seranana, ary mampiseho Test_PASSED "
Fametrahana ny birao
Amboary ny tabilao hampandehanana ny famolavolana fitaovana example.
Fanamarihana: Ataovy azo antoka fa maty ny herinaratra alohan'ny hanovanao ny fanovana rehetra.
- Ataovy toy izao manaraka izao ny switch DIP amin'ny karatra zanaka:
- Apetraho ny switch DIP SW1 mba hanondro ID cube 0:
jiro asa Ny fametrahana 1 CUB[0] Misokatra 2 CUB[1] Misokatra 3 CUB[2] Misokatra 4 — Aza miraharaha
Mametraha switch DIP SW2 mba hamaritana ny firafitry ny famantaranandro:
| jiro | asa | Ny fametrahana |
| 1 | CLK1_FSEL0 | Misokatra (125 MHz) |
| 2 | CLK1_FSEL1 | Misokatra (125 MHz) |
| 3 | CLK1_SEL | Misokatra (Crystal) |
| 4 | — | Aza miraharaha |
- Ampifandraiso amin'ny Arria 10 FPGA Development Kit ny karatra zanaka vavy HMC amin'ny fampiasana ny connecteur J8 sy J10 an'ny karatra vavy.
- Apetraho ao amin'ny Arria 10 GX FPGA Development Kit ny jumper:
- Ampio shunts amin'ny jumper J8 mba hisafidianana 1.5 V ho toeran'ny VCCIO ho an'ny mpampitohy FMC B.
- Ampio shunts amin'ny jumper J11 mba hisafidianana 1.8 V ho fikandrana VCCIO ho an'ny mpampitohy FMC A.
Fanangonana sy fitsapana ny Design Exampao amin'ny Hardware
Manangona sy manao andrana fampisehoana momba ny famolavolana fitaovana example, araho ireto dingana ireto
- Ataovy azo antoka ny famolavolana fitaovana exampvita le generation.
- Ao amin'ny rindrambaiko Quartus Prime, sokafy ny tetikasa Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
- Ao amin'ny Dashboard Compilation, tsindrio ny Compile Design (Intel Quartus Prime Pro Edition) na safidio ny Processing> Start Compilation (Intel Quartus Prime Standard Edition).
- Rehefa avy mamorona .sof ianao dia araho ireto dingana ireto mba hanomanana ny famolavolana fitaovana exampamin'ny fitaovana Arria 10:
- Safidio ny Tools> Programmer.
- Ao amin'ny Programmer, tsindrio Hardware Setup.
- Mifidiana fitaovana fandaharana.
- Safidio ary ampio ny Arria 10 GX FPGA Development Kit izay afaka mifandray amin'ny fivoriana Quartus Prime anao.
- Ataovy azo antoka fa napetraka amin'ny JTAG.
- Kitiho ny Auto Detect ary mifidiana fitaovana.
- Tsindrio indroa ny fitaovana Arria 10.
- Sokafy ny .sof inample_design_install_dir>/example_design/par/output_ files,
Fanamarihana: Ny lozisialy Quartus Prime dia manova ny fitaovana ho ilay ao amin'ny .sof. - Ao amin'ny laharana miaraka amin'ny .sof anao, jereo ny boaty ao amin'ny tsanganana Programa/Configure.
- Tsindrio Start.
- Taorian'ny rindrankajy configured ny fitaovana miaraka amin'ny hardware design example, jereo ny LED board:
- Ny LED mena manjelatra dia midika fa mandeha ny famolavolana.
- LED maitso roa eo akaikin'ny jiro mena mirehitra dia midika fa ny rohy HMC dia natomboka ary nandalo ny fitsapana.
- Ny LED mena iray eo akaikin'ny jiro mena mirehitra dia midika fa tsy nahomby ny fitsapana.
- Tsy voatery. Ampiasao ny System Console testbench hijerena ny vokatra andrana fanampiny.
Fanamarihana: Ampiasao ny System Console hanaraha-maso ny mari-pamantarana amin'ny endrika example rehefa mifandray amin'ny solosainao amin'ny alàlan'ny JTAG interface tsara. Ny System Console dia mampiseho ny satan'ny LED ho an'ny fanaraha-maso lavitra, ny satan'ny fanombohana isaky ny dingana, ary ny satan'ny mpamokatra fangatahana sy ny mpanara-maso valiny. Ny System Console koa dia manome interface tsara hanombohana na hamerenana ny fitsapana.- Safidio ny Tools > System Debugging Tools > System Console.
- Ao amin'ny System Console, safidio File > Manaova Script.
- Sokafy ny file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
- Ny logiciel dia mitondra ny vokatra andrana amin'ny sary. Safidio ny Re-start hamerenana ny fitsapana.
Fanangonana sy fitsapana ny Design Exampao amin'ny Hardware
Hybrid Memory Cube Controller Design
Design Example Description
Ny design example mampiseho ny fiasan'ny Hybrid Memory Cube Controller IP core. Azonao atao ny mamorona ny famolavolana avy amin'ny Exampny tabilao Design an'ny Hybrid Memory Cube Controller graphical user interface (GUI) ao amin'ny tonian-dahatsoratra IP.
Toetoetra
- I2C master sy I2C initialization milina fanjakana ho an'ny HMC zanaka vavy sy ny HMC configuration
- ATX PLL sy transceiver recalibration milina fanjakana
- Mangataka generator
- Mangataka monitor
- System Console interface tsara
Fitakiana Hardware sy Software
Altera dia mampiasa ireto fitaovana sy lozisialy manaraka ireto mba hitsapana ny endrika talohaample:
- Intel Quartus Prime software
- System Console
- ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL ihany), na simulator VCS
- Arria 10 GX FPGA Development Kit
- HMC karatra
Functional Description
Altera dia manome endrika efa vonona amin'ny fanangonana example miaraka amin'ny HMC Controller IP core. Ity design exampLe dia mikendry ny Arria 10 GX FPGA Development Kit miaraka amin'ny karatra vavy HMC mifandray amin'ny connecteur FMC.
Azonao atao ny mampiasa ny endrika ho toy ny exampho an'ny fampifandraisana marina ny IP-nao amin'ny endrikao, na amin'ny maha-famolavolana fanombohana azonao atao ny mampifanaraka ny fepetra takian'ny famolavolanao manokana. Ny design exampAnisan'izany ny module master I2C, ny module recalibration PLL/CDR, ny core PLL IP transceiver ivelany, ary ny lojika hamoronana sy hanamarinana ny fifanakalozana. Ny design example dia mihevitra ny fitaovana Micron HMC 15G-SR HMC, izay fourlfitaovana ranomainty, amin'ny karatra zanakavavy. Ny design exampLe dia ahitana ohatra iray amin'ny IP core ary mifandray amin'ny rohy tokana amin'ny fitaovana HMC. Sary 2-1: HMC Controller Design Exampny Block Diagram
Aorian'ny fametrahanao ny Arria 10 FPGA miaraka amin'ny endrika exampAmin'ny ankapobeny, ny I2C controller dia manamboatra ny famokarana famantaranandro an-tsambo sy ny fitaovana HMC. Rehefa vita ny calibration, ny design example calibrates ny ATX PLL. Mandritra ny fandidiana, ny mpamokatra fangatahana dia mamoaka baiko mamaky sy manoratra izay ataon'ny HMC Controller IP core. Ny fanaraha-maso ny fangatahana dia maka ny valinteny avy amin'ny IP core ary manamarina azy ireo ho marina.
Interface Signals
Tabilao 2-1: HMC Controller IP Core Design Example Signals
| Anarana famantarana
clk_50 |
tari-dalana
fahan'ny |
sakany (Bits)
1 |
Description
50 MHz fidirana famantaranandro. |
| hssi_refclk | fahan'ny | 1 | CDR famantarana famantaranandro ho an'ny HMC sy HMCC IP fototra. |
| Anarana famantarana
hmc_lxrx |
tari-dalana
fahan'ny |
sakany (Bits)
Isan'ny fantsona (16 na 8) |
Description
Ny transceiver FPGA dia mandray pin. |
| hmc_lxtx | Output | Isan'ny fantsona (16
na 8) |
FPGA transceiver mandefa tsimatra. |
| hmc_ctrl_lxrxps | fahan'ny | 1 | FPGA transceiver hery mamonjy fanaraha-maso. |
| hmc_ctrl_lxtxps | Output | 1 | HMC transceiver hery mamonjy fanaraha-maso. |
| hmc_ctrl_ferr_n | fahan'ny | 1 | HMC FERR_N vokatra. |
| hmc_ctrl_p_rst_n | Output | 1 | HMC P_RST_N fampidirana. |
| hmc_ctrl_scl | Bi-Directional | 1 | HMC I2C famantaranandro fanamafisana. |
| hmc_ctrl_sda | Bi-Directional | 1 | Takelaka data HMC I2C |
| fmc0_scl | Output | 1 | Tsy ampiasaina. Voatosika ambany mba hiarovana ny tsipìka FPGA I/O amin'ny fisintonana 3.3 V amin'ny karatra vavy. |
| fmc0_sda | Output | 1 | Tsy ampiasaina. Voatosika ambany mba hiarovana ny tsipìka FPGA I/O amin'ny fisintonana 3.3 V amin'ny karatra vavy. |
| bokotra_manosika | fahan'ny | 1 | Fampidirana bokotra tosika ampiasaina hamerenana. |
| fo_tempo_n | Output | 1 | Output LED heartbeat. |
| rohy_init_complete_n | Output | 1 | Rohy initialization feno LED output. |
| lany_n | Output | 1 | Ny fitsapana dia nandalo ny vokatra LED. |
| test_failed_n | Output | 1 | Tsy nahomby ny fitiliana LED. |
Design Example Register Map
Tabilao 2-2: HMC Controller IP Core Design Example Register Map
Ny fanoratana amin'ireo rejistra ireo dia mamerina ny endrika.
| potika
1:0 |
Anaran'ny saha
Port Count |
Type
RO |
Sanda amin'ny Reset
miovaova arakaraka ny |
Description
Isan'ny seranana ho an'ny ohatra fototra IP. |
| 7:2 | Reserved | RO | 0x00 |
Tabilao 2-4: Rejistra BOARD_LEDs
Ity rejisitra ity dia maneho ny satan'ny LED an'ny birao
| potika
0 |
Anaran'ny saha
Tsy nahomby ny fitsapana |
Type
RO |
Sanda amin'ny Reset
0x00 |
Description
Tsy nahomby ny fitsapana. |
| 1 | Lany ny fitsapana | RO | 0x00 | Lany ny fitsapana. |
| 2 | Vita ny fanombohana rohy HMCC | RO | 0x00 | Vita ny fanombohana rohy HMC ary vonona amin'ny fifamoivoizana. |
| 3 | Fitepon'ny Fo | RO | 0x00 | Mivadika rehefa mandeha ny famolavolana. |
| 7:4 | Reserved | RO | 0x00 |
Tabilao 2-5: Rejistra TEST_INITIALIZATION_STATUS
| potika
0 |
Anaran'ny saha
I2C Clock Generator Set |
Type
RO |
Sanda amin'ny Reset
0x00 |
Description
Namboarina ireo mpamokatra famantaranandro an-tsambo. |
| 1 | ATX PLL sy Transceiver Recalibration feno | RO | 0x00 | Ny ATX PLL sy ny transceiver dia averina amin'ny famantaranandro fampidirana. |
| 2 | I2C HMC
Vita ny Configuration |
RO | 0x00 | Ny fametrahana fitaovana HMC amin'ny I2C dia feno. |
| 3 | Vita ny fanombohana rohy HMC | RO | 0x00 | Vita ny fanombohana rohy HMC ary vonona amin'ny fifamoivoizana. |
| 7:4 | Reserved | RO | 0x00 |
Tabilao 2-6: Rejistra PORT_STATUS
| potika
0 |
Anaran'ny saha
Port 0 mangataka OK |
Type
RO |
Sanda amin'ny Reset
0x00 |
Description
Vita ny famokarana fangatahana port 0. |
| 1 | Valiny Port 0 OK | RO | 0x00 | Lany ny fisavana valin-teny port 0. |
| 2 | Port 1 mangataka OK | RO | 0x00 | Vita ny famokarana fangatahana port 1. |
| 3 | Valiny Port 1 OK | RO | 0x00 | Lany ny fisavana valin-teny port 1. |
| potika
4 |
Anaran'ny saha
Port 2 mangataka OK |
Type
RO |
Sanda amin'ny Reset
0x00 |
Description
Vita ny famokarana fangatahana port 2. |
| 5 | Valiny Port 2 OK | RO | 0x00 | Lany ny fisavana valin-teny port 2. |
| 6 | Port 3 mangataka OK | RO | 0x00 | Vita ny famokarana fangatahana port 3. |
| 7 | Valiny Port 4 OK | RO | 0x00 | Lany ny fisavana valin-teny port 3. |
fampahafantarana fanampiny
HMC Controller Design Example User Guide Revision History
Tabilao A-1: Tantaran'ny fanavaozana ny antontan-taratasy
Mamintina ireo endri-javatra vaovao sy fiovana amin'ny endrika exampNy mpitari-dalana ho an'ny HMC Controller IP core.
| Daty | ACDS Version | FIOVANA |
| 2016.05.02 | 16.0 | Famoahana voalohany. |
Ahoana ny fomba hifandraisana amin'i Intel
Tabilao A-2: Ahoana no hifandraisana amin'ny Intel
Raha te hahita ny vaovao farany momba ny vokatra Intel dia jereo ity tabilao ity. Azonao atao ihany koa ny mifandray amin'ny birao fivarotana Intel eo an-toerana na solontenan'ny varotra.
| Contact | Fomba fifandraisana | Adiresy |
| Tohana ara-teknika | Webtoerana | www.altera.com/support |
|
Fanofanana ara-teknika |
Webtoerana | www.altera.com/training |
| mailaka | FPGATraining@intel.com | |
| literatiora momba ny vokatra | Webtoerana | www.altera.com/literature |
| Fanohanana tsy ara-teknika: ankapobeny | mailaka | nacomp@altera.com |
| Contact
Fanohanana tsy ara-teknika: lisansa rindrambaiko |
Fomba fifandraisana
mailaka |
Adiresy
|
Fampahafantarana mifandraika
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/literature
- nacomp@altera.com
- authorization@altera.com
Fivoriambe typografika
Tabilao A-3: Fifanarahana momba ny sora-baventy
Tanisao ireo fifanarahana typografika ampiasain'ity antontan-taratasy ity
Ny kisary Feedback dia ahafahanao mandefa valiny amin'ny Altera momba ny antontan-taratasy. Miovaova arakaraka ny antontan-taratasy tsirairay ny fomba fanangonana hevitra
Intel Corporation. Zo rehetra voatokana. Intel, ny Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ary Stratix teny sy logos dia marika famantarana ny Intel Corporation na ny sampany any Etazonia sy/na firenena hafa. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa
101 Innovation Drive, San Jose, CA 95134
Nohavaozina farany ho an'ny Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Drive Innovation
San Jose, CA 95134
www.altera.com
Documents / Loharano
 |
ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Torolàlana ho an'ny mpampiasa Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example |