Projekt hybrydowego kontrolera kostki pamięci ALTERA Arria 10 Example

Projekt hybrydowego kontrolera kostki pamięci Example Podręcznik użytkownika zawiera informacje na temat projektowania i użytkowania konstrukcji sprzętowej kontrolera HMC, npample. Przewodnik został zaktualizowany dla Quartus Prime Design Suite 16.0 i został ostatnio zaktualizowany 2 maja 2016 r.
Projekt Example Quick Start Guide zawiera instrukcje krok po kroku dotyczące kompilacji, symulacji, generowania i testowania projektu kontrolera HMC example. Zobacz rysunek 1-1, aby zobaczyć więcejview etapów rozwoju.

Projekt Example Opis

Projekt sprzętu kontrolera HMC, npampzawiera różne komponenty, takie jak urządzenie Board Arria 10, rdzeń IP kontrolera HMC, zegary i reset PLL TX, generator żądań ścieżki danych i monitor odpowiedzi, TX/TX FIFO MAC, RX MAC, test Avalon-MM Control i diody LED, interfejs stanu kontrolera , Avalon-MM I 2C Master, maszyna stanu inicjalizacji, TX Lane Swapper, Transceiver x16, RX Lane Swapper, interfejs rekonfiguracji transceivera Arria 10 i urządzenie HMC. ByłyampProjekt pliku wymaga określonych ustawień, aby działał poprawnie na zestawie rozwojowym Arria 10 GX FPGA z kartą-córką HMC.

Informacje dodatkowe

Sekcja Informacje dodatkowe zawiera szczegółowe informacje na temat struktury katalogów wygenerowanego projektu, npampplik, historię wersji podręcznika użytkownika, konwencje typograficzne zastosowane w podręczniku oraz sposób kontaktowania się z pomocą techniczną firmy Intel.

Instrukcje użytkowania produktu

Postępuj zgodnie z poniższymi instrukcjami, aby użyć projektu sprzętowego kontrolera HMC, npampna:

1. Skompiluj projekt npample za pomocą symulatora
2. Wykonaj symulację funkcjonalną
3. Wygeneruj projekt npample
4. Skompiluj projekt npample używając Quartus Prime
5. Przetestuj projekt sprzętu

Należy pamiętać, że konfiguracja sprzętu i test files za projekt npample znajdują się w /example_design/par, podczas gdy symulacja files znajdują się w /example_design/sim.

Aby pomóc Ci zrozumieć, jak korzystać z rdzenia IP Hybrid Memory Cube Controller, rdzeń zawiera symulowane stanowisko testowe i projekt sprzętu, np.ampplik obsługujący kompilację i testowanie sprzętu. Podczas generowania projektu npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie. Skompilowany projekt można pobrać do zestawu deweloperskiego Intel® Arria® 10 GX FPGA.

Informacje powiązane
Podręcznik użytkownika kontrolera Hybrid Memory Cube IP Core

Projekt ExampStruktura katalogów

Konfiguracja sprzętu i testy files (projekt sprzętu npampl) znajdują się wample_ design_install_dir>/example_design/par. Symulacja files (testbench tylko do symulacji) znajdują się wample_design_install_dir>/example_design/sim.

Projekt Example Komponenty

Projekt sprzętu kontrolera HMC, npampplik zawiera następujące komponenty:

• Rdzeń IP kontrolera HMC z zegarem odniesienia CDR ustawionym na 125 MHz i domyślnymi ustawieniami mapowania RX i TX.
  Notatka: Projekt npample wymaga, aby te ustawienia działały poprawnie na zestawie rozwojowym Arria 10 GX FPGA z kartą-córką HMC.
• Logika klienta, która koordynuje programowanie rdzenia IP oraz generowanie i sprawdzanie pakietów.
• JTAG kontrolera komunikującego się z Konsolą Systemową Altera. Komunikujesz się z logiką klienta za pośrednictwem konsoli systemowej.

Wyświetla klucz files, które implementują example testbench.

/źródło/hmcc_example.sv	Projektowanie sprzętu na najwyższym poziomie, npample file.
/sim/hmcc_tb.sv	Najwyższy poziom file do symulacji.
Skrypty Testbencha Notatka: Użyj podanej markifile wygenerować te skrypty.
/sim/run_vsim.do	Skrypt ModelSim do uruchamiania testbencha.
/sim/run_vcs.sh	Skrypt Synopsys VCS do uruchamiania testbencha.
/sim/run_ncsim.sh	Skrypt Cadence NCSim do uruchamiania testu.

Generowanie projektu Example

Rysunek 1-5: Example Karta Projekt w edytorze parametrów Hybrid Memory Cube Controller Parameter Editor

Wykonaj poniższe kroki, aby wygenerować projekt sprzętu Arria 10, npampplik i testbench:

1. W Katalogu IP (Narzędzia > Katalog IP) wybierz rodzinę urządzeń docelowych Arria 10.
2. W katalogu IP zlokalizuj i wybierz Hybrid Memory Cube Controller. Zostanie wyświetlone okno Nowa odmiana adresu IP.
3. Podaj nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmian IP w a file o imieniu .qsys.
4. Musisz wybrać konkretne urządzenie Arria 10 w polu Urządzenie lub zachować domyślne urządzenie wybrane przez oprogramowanie Quartus Prime.
5. Kliknij OK. Pojawi się edytor parametrów IP.
6. Na karcie IP określ parametry podstawowej odmiany adresu IP.
7. Na Example Projekt, wybierz następujące ustawienia dla projektu, npampna:
   1. W obszarze Wybierz projekt wybierz opcję Płyta rozszerzenia HMCC.
   2. Dla byłegoampprojekt Files, wybierz opcję Symulacja, aby wygenerować testbench, i wybierz opcję Synteza, aby wygenerować projekt sprzętu example.
   3. W przypadku wygenerowanego formatu HDL dostępny jest tylko Verilog.
   4. Jako Target Development Kit wybierz zestaw rozwojowy Arria 10 GX FPGA (Production Silicon).
      Notatka: Po wybraniu tego zestawu projekt sprzętu npampplik zastępuje poprzedni wybór urządzenia urządzeniem na tablicy docelowej. Podczas generowania projektu npample, oprogramowanie Intel Quartus Prime tworzy Intel
      Projekt Quartus Prime, ustawienia i przypisania pinów dla wybranej płytki. Jeśli nie chcesz, aby oprogramowanie było ukierunkowane na określoną płytę, wybierz Brak.
8. Kliknij Generuj Exampprzycisk projektu

Zrozumienie stanowiska testowego

Altera dostarcza projekt npampplik z rdzeniem IP kontrolera HMC. Projekt npampplik jest dostępny zarówno do symulacji twojego rdzenia IP, jak i do kompilacji. Projekt npample w funkcjach symulacyjnych jako podstawowe stanowisko testowe IP kontrolera HMC.
Jeśli klikniesz Generuj Example Design w edytorze parametrów kontrolera konsoli HMC oprogramowanie Quartus Prime generuje demonstracyjne stanowisko testowe. Edytor parametrów prosi o podanie żądanej lokalizacji stanowiska testowego.
Aby przeprowadzić symulację stanowiska testowego, należy udostępnić własny model funkcjonalny magistrali konsoli HMC (BFM). Altera testuje projekt npample testbench z Micron Hybrid Memory Cube BFM. Testbench nie zawiera głównego modułu I2C, ponieważ Micron HMC BFM nie obsługuje i nie wymaga konfiguracji przez moduł I2C.
W symulacji testbench kontroluje TX PLL i interfejsy ścieżki danych, aby wykonać następującą sekwencję działań:

1. Konfiguruje konsolę HMC BFM z podstawową szybkością transmisji danych IP kontrolera HMC i szerokością kanału w trybie otwartej pętli odpowiedzi.
2. Ustanawia połączenie między BFM a rdzeniem IP.
3. Kieruje każdy z czterech portów rdzenia IP do zapisu czterech pakietów danych do BFM.
4. Kieruje rdzeń IP do odczytu danych z BFM.
5. Sprawdza, czy dane odczytu pasują do danych zapisu.
6. Jeśli dane są zgodne, wyświetla TEST_PASSED.

Symulacja projektu Example Testbench
Rysunek 1-6: Procedura

Wykonaj następujące kroki, aby zasymulować stanowisko testowe:

1. W wierszu polecenia zmień naample>/sim katalog.
2. Wpisz make scripts.
3. Wpisz jedno z następujących poleceń, w zależności od posiadanego symulatora:
4. Do view wyniki symulacji:
   1. Gdy uruchamiasz testbench w dowolnym z trzech obsługiwanych symulatorów, skrypt wykonuje sekwencję testbench i rejestruje aktywność symulatora wampkatalog plików>/example_ design/sim/ .dziennik. to „vsim”, „ncsim” lub „vcs”.
   2. Gdy uruchomisz testbench w dowolnym z trzech obsługiwanych symulatorów, skrypt wygeneruje przebieg file. Możesz uruchomić polecenie make _gui, aby załadować przebieg w przebiegu specyficznym dla symulatora vieweee.
      Do view przebieg file w symulatorze wpisz jedno z następujących poleceń:

      Licencja symulatora Mentor Graphics ModelSim	Wiersz poleceń zrób vsim_gui	Forma fali File <design exampkatalog plików>/byłyample_design/sim/mentor/hmcc_wf.wlf
      Środowisko wizualne Synopsys Discovery	zrób vcs_gui	<design exampkatalog plików>/byłyample_design/sim/hmcc_wf.vpd
      Przebieg fali Cadence SimVision	zrób ncsim_gui	<design exampkatalog plików>/byłyample_design/sim/cadence/hmcc_wf.shm
5. Przeanalizuj wyniki. Udane testbench wysyła i odbiera dziesięć pakietów na port i wyświetla Test_PASSED”

Założenie Zarządu

Skonfiguruj płytę, aby uruchomić projekt sprzętu, npample.
Notatka: Upewnij się, że zasilanie jest wyłączone przed zmianą jakichkolwiek ustawień.

1. Ustaw przełączniki DIP na karcie dodatkowej w następujący sposób:
2. Ustaw przełącznik DIP SW1 tak, aby wskazywał identyfikator kostki 0:
   

   Przełącznik	Funkcjonować	Ustawienie
   1	DZIECKO[0]	Otwarte
   2	DZIECKO[1]	Otwarte
   3	DZIECKO[2]	Otwarte
   4	—	Nie obchodzi mnie to

Ustaw przełącznik DIP SW2, aby określić ustawienia zegara:

Przełącznik	Funkcjonować	Ustawienie
1	CLK1_FSEL0	Otwarty (125 MHz)
2	CLK1_FSEL1	Otwarty (125 MHz)
3	CLK1_SEL	Otwarty (kryształ)
4	—	Nie obchodzi mnie to

• Podłącz kartę-córkę HMC do zestawu rozwojowego FPGA Arria 10, używając złączy J8 i J10 karty-córki.
• Ustaw zworki na zestawie deweloperskim Arria 10 GX FPGA:
• Dodaj boczniki do zworki J8, aby wybrać 1.5 V jako ustawienie VCCIO dla złącza B FMC.
• Dodaj boczniki do zworki J11, aby wybrać 1.8 V jako ustawienie VCCIO dla złącza FMC A.

Kompilowanie i testowanie projektu Example w sprzęcie

Aby skompilować i uruchomić test demonstracyjny projektu sprzętu, npample, wykonaj następujące kroki

1. Zapewnij projekt sprzętu, npampgenerowanie le jest zakończone.
2. W oprogramowaniu Quartus Prime otwórz projekt Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na pulpicie nawigacyjnym kompilacji kliknij Kompiluj projekt (Intel Quartus Prime Pro Edition) lub wybierz Przetwarzanie > Rozpocznij kompilację (Intel Quartus Prime Standard Edition).
4. Po wygenerowaniu pliku .sof wykonaj następujące kroki, aby zaprogramować projekt sprzętu, npampplik na urządzeniu Arria 10:
   1. Wybierz Narzędzia > Programista.
   2. W Programatorze kliknij opcję Konfiguracja sprzętu.
   3. Wybierz programator.
   4. Wybierz i dodaj zestaw deweloperski Arria 10 GX FPGA, z którym można połączyć sesję Quartus Prime.
   5. Upewnij się, że tryb jest ustawiony na JTAG.
   6. Kliknij Automatyczne wykrywanie i wybierz dowolne urządzenie.
   7. Kliknij dwukrotnie urządzenie Arria 10.
   8. Otwórz plik .sof wample_design_install_dir>/example_design/par/output_ files,
      Notatka: Oprogramowanie Quartus Prime zmienia urządzenie na to w .sof.
   9. W wierszu z twoim .sof zaznacz pole w kolumnie Program/Configure.
   10. Kliknij Start.
   11. Po skonfigurowaniu przez oprogramowanie urządzenia z projektem sprzętowym npample, obserwuj diody na płycie:
       1. Migająca czerwona dioda LED oznacza, że ​​projekt jest uruchomiony.
       2. Dwie zielone diody LED w pobliżu migającej czerwonej diody LED oznaczają, że łącze HMC zostało zainicjowane, a test zakończony pomyślnie.
       3. Jedna czerwona dioda LED w pobliżu czerwonej migającej diody oznacza, że ​​test się nie powiódł.
   12. Opcjonalny. Skorzystaj ze stanowiska testowego konsoli systemowej, aby obserwować dodatkowe wyniki testu.
       Notatka: Użyj konsoli systemowej do monitorowania sygnałów stanu w projekcie, npample, gdy płyta jest podłączona do komputera przez JTAG interfejs. Konsola systemowa pokazuje stan diody LED płyty do zdalnego monitorowania, stan inicjalizacji każdego kroku oraz stan generatora żądań i sprawdzania odpowiedzi każdego portu. Konsola systemowa udostępnia również interfejs do uruchamiania lub ponownego uruchamiania testu.
       1. Wybierz Narzędzia > Narzędzia debugowania systemu > Konsola systemowa.
       2. W konsoli systemowej wybierz File > Wykonaj skrypt.
       3. Otwórz file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. Oprogramowanie ładuje graficzne wyniki testu. Wybierz Uruchom ponownie, aby ponownie uruchomić test.

Kompilowanie i testowanie projektu Example w sprzęcie

Projekt hybrydowego kontrolera kostki pamięci

Projekt Example Opis

Projekt npampplik demonstruje funkcjonalność rdzenia IP Hybrid Memory Cube Controller. Możesz wygenerować projekt z pliku Example Karta Projekt graficznego interfejsu użytkownika (GUI) Hybrid Memory Cube Controller w edytorze parametrów IP.

Cechy

• Urządzenie nadrzędne I2C i maszyna stanu inicjalizacji I2C dla karty córki HMC i konfiguracji konsoli HMC
• ATX PLL i maszyna stanu rekalibracji transceivera
• Generator żądań
• Żądaj monitora
• Interfejs konsoli systemowej

Wymagania sprzętowe i programowe
Altera używa następującego sprzętu i oprogramowania do testowania projektu, npampna:

• Oprogramowanie Intel Quartus Prime
• Konsola systemowa
• Symulator ModelSim-AE, Modelsim-SE, NCsim (tylko Verilog HDL) lub VCS
• Zestaw deweloperski Arria 10 GX FPGA
• Karta dodatkowa HMC

Opis funkcjonalny

Altera zapewnia projekt gotowy do kompilacji, npampplik z rdzeniem IP kontrolera HMC. Ten projekt npample dotyczy zestawu rozwojowego Arria 10 GX FPGA z kartą-córką HMC podłączoną przez złącza FMC.
Możesz użyć projektu jako exampplik do prawidłowego podłączenia rdzenia IP do projektu lub jako projekt początkowy, który można dostosować do własnych wymagań projektowych. Projekt npampzawiera moduł główny I2C, moduł rekalibracji PLL/CDR, jeden rdzeń PLL IP zewnętrznego nadawczo-odbiorczego oraz logikę do generowania i sprawdzania transakcji. Projekt npample zakłada urządzenie Micron HMC 15G-SR HMC, które jest fourlurządzenie atramentowe, na karcie córki. Projekt npampPlik zawiera jedną instancję rdzenia IP i łączy się z pojedynczym łączem na urządzeniu HMC. Rysunek 2-1: Projekt kontrolera HMC PrzykłampSchemat blokowy

Po skonfigurowaniu Arria 10 FPGA z projektem example, kontroler I2C konfiguruje wbudowane generatory zegara i urządzenie HMC. Po zakończeniu kalibracji projekt npampkalibruje ATX PLL. Podczas działania generator żądań generuje polecenia odczytu i zapisu, które są następnie przetwarzane przez rdzeń IP kontrolera HMC. Monitor żądań przechwytuje odpowiedzi z rdzenia IP i sprawdza je pod kątem poprawności.

Sygnały interfejsu
Tabela 2-1: Projekt rdzenia IP kontrolera HMC Npample Sygnały

Nazwa sygnału clk_50	Kierunek Wejście	Szerokość (w bitach) 1	Opis Zegar wejściowy 50 MHz.
hssi_refclk	Wejście	1	Zegar referencyjny CDR dla rdzenia HMC i HMCC IP.

Nazwa sygnału hmc_lxrx	Kierunek Wejście	Szerokość (w bitach) Liczba kanałów (16 lub 8)	Opis Piny odbiorcze transceivera FPGA.
hmc_lxtx	Wyjście	Liczba kanałów (16 lub 8)	Piny transmisyjne transceivera FPGA.
hmc_ctrl_lxrxps	Wejście	1	Sterowanie oszczędzaniem energii transceivera FPGA.
hmc_ctrl_lxtxps	Wyjście	1	Sterowanie oszczędzaniem energii transceivera konsoli HMC.
hmc_ctrl_ferr_n	Wejście	1	Wyjście FERR_N konsoli HMC.
hmc_ctrl_p_rst_n	Wyjście	1	Wejście P_RST_N konsoli HMC.
hmc_ctrl_scl	Dwukierunkowy	1	Zegar konfiguracyjny HMC I2C.
hmc_ctrl_sda	Dwukierunkowy	1	Dane konfiguracyjne interfejsu HMC I2C.
fmc0_scl	Wyjście	1	Nie używany. Napędzany nisko, aby chronić piny we/wy FPGA przed podciągnięciem 3.3 V na karcie córki.
fmc0_sda	Wyjście	1	Nie używany. Napędzany nisko, aby chronić piny we/wy FPGA przed podciągnięciem 3.3 V na karcie córki.
naciśnij przycisk	Wejście	1	Wejście przycisku używane do resetowania.
bicie serca_n	Wyjście	1	Wyjście LED bicia serca.
link_init_complete_n	Wyjście	1	Inicjalizacja łącza zakończona wyjściem LED.
test_zdany_n	Wyjście	1	Test zakończony pomyślnie wyjściem LED.
test_nieudany_n	Wyjście	1	Niepowodzenie testu wyjścia LED.

Projekt Example Mapa rejestru
Tabela 2-2: Projekt rdzenia IP kontrolera HMC Npample Mapa rejestru

Zapis do tych rejestrów resetuje projekt.

Bity 1:0	Nazwa pola Liczba portów	Typ RO	Wartość przy resetowaniu Różnie	Opis Liczba portów dla instancji IP Core.
7:2	Skryty	RO	0x00

Tabela 2-4: Rejestr BOARD_LED
Ten rejestr odzwierciedla stan diod LED płyty

Bity 0	Nazwa pola Test nieudany	Typ RO	Wartość przy resetowaniu 0x00	Opis Test nieudany.
1	Test zaliczony	RO	0x00	Test zaliczony.
2	Inicjalizacja łącza HMCC zakończona	RO	0x00	Inicjalizacja łącza HMC zakończona i gotowa do ruchu.
3	Bicie serca	RO	0x00	Przełącza, gdy projekt jest uruchomiony.
7:4	Skryty	RO	0x00

Tabela 2-5: Rejestr TEST_INITIALIZATION_STATUS

Bity 0	Nazwa pola Zestaw generatora zegara I2C	Typ RO	Wartość przy resetowaniu 0x00	Opis Skonfigurowano wbudowane generatory zegara.
1	ATX PLL i rekalibracja nadajnika-odbiornika zakończona	RO	0x00	ATX PLL i transceivery ponownie skalibrowane do zegara wejściowego.
2	Konsola I2C Konfiguracja ukończona	RO	0x00	Konfiguracja urządzenia HMC przez I2C zakończona.
3	Inicjowanie łącza konsoli HMC zostało zakończone	RO	0x00	Inicjalizacja łącza HMC zakończona i gotowa do ruchu.
7:4	Skryty	RO	0x00

Tabela 2-6: Rejestr PORT_STATUS

Bity 0	Nazwa pola Żądania portu 0 OK	Typ RO	Wartość przy resetowaniu 0x00	Opis Generowanie żądania portu 0 zakończone.
1	Port 0 Odpowiedzi OK	RO	0x00	Sprawdzanie odpowiedzi portu 0 zakończone pomyślnie.
2	Żądania portu 1 OK	RO	0x00	Generowanie żądania portu 1 zakończone.
3	Port 1 Odpowiedzi OK	RO	0x00	Sprawdzanie odpowiedzi portu 1 zakończone pomyślnie.

Bity 4	Nazwa pola Żądania portu 2 OK	Typ RO	Wartość przy resetowaniu 0x00	Opis Generowanie żądania portu 2 zakończone.
5	Port 2 Odpowiedzi OK	RO	0x00	Sprawdzanie odpowiedzi portu 2 zakończone pomyślnie.
6	Żądania portu 3 OK	RO	0x00	Generowanie żądania portu 3 zakończone.
7	Port 4 Odpowiedzi OK	RO	0x00	Sprawdzanie odpowiedzi portu 3 zakończone pomyślnie.

Informacje dodatkowe

Projekt kontrolera HMC Example Historia wersji podręcznika użytkownika
Tabela A-1: ​​Historia zmian dokumentu
Podsumowuje nowe funkcje i zmiany w projekcie, npample podręcznik użytkownika rdzenia IP kontrolera HMC.

Data	Wersja ACDS	Zmiany
2016.05.02	16.0	Pierwsze wydanie.

Jak skontaktować się z firmą Intel
Tabela A-2: Jak skontaktować się z firmą Intel
Aby znaleźć najbardziej aktualne informacje o produktach firmy Intel, skorzystaj z tej tabeli. Możesz także skontaktować się z lokalnym biurem sprzedaży firmy Intel lub przedstawicielem handlowym.

Kontakt	Metoda kontaktu	Adres
Wsparcie techniczne	Webstrona	www.altera.com/support
Szkolenia techniczne	Webstrona	www.altera.com/szkolenia
	E-mail	FPGATrening@intel.com
Literatura produktów	Webstrona	www.altera.com/literature
Wsparcie nietechniczne: ogólne	E-mail	nacomp@altera.com

Kontakt   Wsparcie nietechniczne: licencjonowanie oprogramowania

Metoda kontaktu   E-mail

Adres   autoryzacja@altera.com

Informacje powiązane

• www.altera.com/support
• www.altera.com/szkolenia
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autoryzacja@altera.com

Konwencje typograficzne

Tabela A-3: Konwencje typograficzne
Zawiera listę konwencji typograficznych używanych w tym dokumencie

Ikona Feedback umożliwia przesłanie do firmy Altera opinii na temat dokumentu. Metody zbierania informacji zwrotnych różnią się odpowiednio dla każdego dokumentu

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel, słowa i logo Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix są znakami towarowymi firmy Intel Corporation lub jej spółek zależnych w Stanach Zjednoczonych i/lub innych krajach. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
Inne nazwy i marki mogą być przedmiotem praw innych osób
101 Innovation Drive, San Jose, Kalifornia 95134

Ostatnia aktualizacja pakietu Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innowacja
San Jose, Kalifornia 95134
www.altera.com

Dokumenty / Zasoby

Projekt hybrydowego kontrolera kostki pamięci ALTERA Arria 10 Example [plik PDF] Instrukcja użytkownika Projekt kontrolera hybrydowej kostki pamięci Arria 10 Example, Arria 10, projekt hybrydowego kontrolera kostki pamięci Example, projekt kontrolera Example, Projekt Example

Odniesienia

• Instrukcja obsługi