ALTERA Arria 10 Hybrid Memory Cube Controller Design Esample

Il design del controller del cubo di memoria ibrido ExampLa Guida per l'utente fornisce informazioni sulla progettazione e l'utilizzo dell'hardware del controller HMC, ad esempioample. La guida è aggiornata per Quartus Prime Design Suite 16.0 ed è stata aggiornata l'ultima volta il 2 maggio 2016.
Il design ExampLa Guida rapida fornisce istruzioni dettagliate per la compilazione, la simulazione, la generazione e il test del progetto del controller HMC.ample. Fare riferimento alla Figura 1-1 per una panoramicaview delle fasi di sviluppo.

Design esample Descrizione

Il progetto hardware del controller HMCample include vari componenti come Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLL, Data Path Request Generator e Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control e LED, Controller Status Interface, Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface e HMC Device. L'exampla progettazione richiede impostazioni specifiche per funzionare correttamente sul kit di sviluppo FPGA Arria 10 GX con la scheda figlia HMC.

Informazioni aggiuntive

La sezione Informazioni aggiuntive fornisce dettagli sulla struttura delle directory per il progetto generato, ad esempioample, la cronologia delle revisioni del manuale utente, le convenzioni tipografiche utilizzate nel manuale e come contattare Intel per ricevere supporto.

Istruzioni per l'uso del prodotto

Seguire le istruzioni sottostanti per utilizzare l'esempio di progettazione hardware del controller HMCampon:

1. Compila il disegno esample usando un simulatore
2. Eseguire la simulazione funzionale
3. Genera il design esample
4. Compila il disegno esample utilizzando Quartus Prime
5. Testare la progettazione hardware

Si noti che la configurazione hardware e il test files per il design esampsi trovano in /example_design/par, mentre la simulazione files si trovano in /example_design/sim.

Per aiutarti a capire come utilizzare il core IP dell'Hybrid Memory Cube Controller, il core è dotato di un banco di prova simulabile e di un'esercitazione di progettazione hardwareample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileè necessario simulare, compilare e testare il progetto in hardware. È possibile scaricare il progetto compilato nel kit di sviluppo Intel® Arria® 10 GX FPGA.

Informazioni correlate
Guida utente del controller IP Core per cubo di memoria ibrido

Design esample Struttura della directory

La configurazione e il test dell'hardware files (la progettazione hardware esample) si trovano inample_design_install_dir>/example_design/par. La simulazione files (banco di prova solo per simulazione) si trovano inample_design_install_dir>/example_design/sim.

Design esample Componenti

Il progetto hardware del controller HMCample include i seguenti componenti:

• Core IP del controller HMC con clock di riferimento CDR impostato su 125 MHz e con impostazioni di mappatura RX e TX predefinite.
  Nota: Il design esample richiede queste impostazioni per funzionare correttamente sul kit di sviluppo FPGA Arria 10 GX con la scheda figlia HMC.
• Logica client che coordina la programmazione del nucleo IP e la generazione e il controllo dei pacchetti.
• JTAG controller che comunica con l'Altera System Console. Si comunica con la logica client tramite la System Console.

Elenca la chiave files che implementano l'exampil banco di prova.

/src/hmcc_example.sv	Progettazione hardware di alto livello example file.
/sim/hmcc_tb.sv	Di alto livello file per la simulazione.
Script del banco di prova Nota: Utilizzare il Make fornitofile per generare questi script.
/sim/run_vsim.do	Lo script ModelSim per eseguire il testbench.
/sim/run_vcs.sh	Lo script Synopsys VCS per eseguire il testbench.
/sim/run_ncsim.sh	Lo script Cadence NCSim per eseguire il testbench.

Generazione del progetto esample

Figura 1-5: esampScheda di progettazione nell'editor dei parametri del controller del cubo di memoria ibrido

Seguire questi passaggi per generare l'esempio di progettazione hardware Arria 10ample e banco di prova:

1. Nel Catalogo IP (Strumenti > Catalogo IP), selezionare la famiglia di dispositivi di destinazione Arria 10.
2. Nel catalogo IP, individua e seleziona Hybrid Memory Cube Controller. Appare la finestra New IP Variation.
3. Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file di nome .qsys.
4. È necessario selezionare un dispositivo Arria 10 specifico nel campo Dispositivo oppure mantenere il dispositivo predefinito selezionato dal software Quartus Prime.
5. Fare clic su OK. Viene visualizzato l'editor dei parametri IP.
6. Nella scheda IP, specifica i parametri per la variazione del core IP.
7. Sull'esampNella scheda Progettazione, seleziona le seguenti impostazioni per l'esempio di progettazioneampon:
   1. Per Seleziona design, seleziona l'opzione Scheda figlia HMCC.
   2. Per esempioampil design Files, selezionare l'opzione Simulazione per generare il banco di prova e selezionare l'opzione Sintesi per generare il progetto hardware examplui.
   3. Per il formato HDL generato, è disponibile solo Verilog.
   4. Per il Target Development Kit selezionare il kit di sviluppo FPGA Arria 10 GX (silicio di produzione).
      Nota: Quando si sceglie questo kit, il design hardware example sovrascrive la selezione del dispositivo precedente con il dispositivo sulla scheda di destinazione. Quando si genera l'esempio di progettazioneample, il software Intel Quartus Prime crea Intel
      Progetto Quartus Prime, impostazione e assegnazione pin per la scheda selezionata. Se non si desidera che il software punti a una scheda specifica, selezionare Nessuno.
8. Fare clic su Genera Exampil pulsante Design

Comprendere il banco di prova

Altera fornisce un esempio di progettazioneample con il core IP del controller HMC. Il design example è disponibile sia per la simulazione del tuo core IP che per la compilazione. Il design example nelle funzioni di simulazione funge da banco di prova del core IP del controller HMC.
Se fai clic su Genera Example Design nell'editor dei parametri HMC Controller, il software Quartus Prime genera un banco di prova dimostrativo. L'editor dei parametri richiede la posizione desiderata del banco di prova.
Per simulare il testbench, devi fornire il tuo modello funzionale del bus HMC (BFM). Altera testa il progetto exampil testbench con il Micron Hybrid Memory Cube BFM. Il testbench non include un modulo master I2C, perché il Micron HMC BFM non supporta e non richiede la configurazione da parte di un modulo I2C.
Nella simulazione, il banco di prova controlla un TX PLL e le interfacce del percorso dati per eseguire la seguente sequenza di azioni:

1. Configura l'HMC BFM con la velocità dati del core IP del controller HMC e la larghezza del canale, in modalità ciclo aperto di risposta.
2. Stabilisce il collegamento tra il BFM e il core IP.
3. Indica a ciascuna delle quattro porte del core IP di scrivere quattro pacchetti di dati sul BFM.
4. Indica al core IP di rileggere i dati dal BFM.
5. Verifica che i dati letti corrispondano ai dati scritti.
6. Se i dati corrispondono, viene visualizzato TEST_PASSED.

Simulare il progetto esampil banco di prova
Figura 1-6: Procedura

Segui questi passaggi per simulare il banco di prova:

1. Nella riga di comando, passare aampdirectory le>/sim.
2. Digitare crea script.
3. Digitare uno dei seguenti comandi, a seconda del simulatore:
4. A view risultati della simulazione:
   1. Quando si esegue il testbench in uno dei tre simulatori supportati, lo script esegue la sequenza del testbench e registra l'attività del simulatore inampla directory>/exampil_ design/sim/ .tronco d'albero. è “vsim”, “ncsim” o “vcs”.
   2. Quando si esegue il testbench in uno dei tre simulatori supportati, lo script genera una forma d'onda filePuoi eseguire il comando make _gui per caricare la forma d'onda nella forma d'onda specifica del simulatore vieweh.
      A view la forma d'onda file nel tuo simulatore, digita uno dei seguenti comandi:

      Licenza simulatore Modello di simulazione grafica Mentor	Riga di comando crea vsim_gui	Forma d'onda File <design exampla directory>/example_design/sim/mentor/hmcc_wf.wlf
      Ambiente visivo di Synopsys Discovery	crea vcs_gui	<design exampla directory>/example_design/sim/ hmcc_wf.vpd
      Forma d'onda di Cadence SimVision	crea ncsim_gui	<design exampla directory>/example_design/sim/ cadenza/hmcc_wf.shm
5. Analizza i risultati. Il testbench riuscito invia e riceve dieci pacchetti per porta e visualizza Test_PASSED”

Istituire il Consiglio

Impostare la scheda per eseguire l'esempio di progettazione hardwareamplui.
Nota: Assicurarsi che l'alimentazione sia disattivata prima di modificare qualsiasi impostazione.

1. Impostare gli interruttori DIP sulla scheda figlia come segue:
2. Impostare l'interruttore DIP SW1 per indicare l'ID cubo 0:
   

   Interruttore	Funzione	Collocamento
   1	CUCCIOLO[0]	Aprire
   2	CUCCIOLO[1]	Aprire
   3	CUCCIOLO[2]	Aprire
   4	—	Non importa

Impostare l'interruttore DIP SW2 per specificare le impostazioni dell'orologio:

Interruttore	Funzione	Collocamento
1	CLK1_FSEL0	Aperto (125 MHz)
2	CLK1_FSEL1	Aperto (125 MHz)
3	CLK1_SEL	Aperto (Cristallo)
4	—	Non importa

• Collegare la scheda figlia HMC al kit di sviluppo FPGA Arria 10 utilizzando i connettori J8 e J10 della scheda figlia.
• Impostare i ponticelli sul kit di sviluppo FPGA Arria 10 GX:
• Aggiungere shunt al ponticello J8 per selezionare 1.5 V come impostazione VCCIO per il connettore FMC B.
• Aggiungere shunt al ponticello J11 per selezionare 1.8 V come impostazione VCCIO per il connettore FMC A.

Compilazione e test del progetto Example in Hardware

Per compilare ed eseguire un test dimostrativo sul progetto hardware example, segui questi passaggi

1. Garantire la progettazione dell'hardware esampla generazione è completa.
2. Nel software Quartus Prime, aprire il progetto Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Nella dashboard di compilazione, fare clic su Progettazione compilazione (Intel Quartus Prime Pro Edition) oppure scegliere Elaborazione > Avvia compilazione (Intel Quartus Prime Standard Edition).
4. Dopo aver generato un file .sof, seguire questi passaggi per programmare l'esempio di progettazione hardwareample sul dispositivo Arria 10:
   1. Selezionare Strumenti > Programmatore.
   2. Nel Programmatore, fare clic su Configurazione hardware.
   3. Selezionare un dispositivo di programmazione.
   4. Seleziona e aggiungi il kit di sviluppo FPGA Arria 10 GX a cui la tua sessione Quartus Prime può connettersi.
   5. Assicurati che Mode sia impostato su JTAG.
   6. Fare clic su Rilevamento automatico e scegliere un dispositivo qualsiasi.
   7. Fare doppio clic sul dispositivo Arria 10.
   8. Aprire il file .sof inample_design_install_dir>/example_design/par/output_ files,
      Nota:Il software Quartus Prime modifica il dispositivo in quello presente nel file .sof.
   9. Nella riga con il tuo file .sof, seleziona la casella nella colonna Programma/Configura.
   10. Fare clic su Avvia.
   11. Dopo che il software configura il dispositivo con l'esempio di progettazione hardwareamposserva i LED della scheda:
       1. Un LED rosso lampeggiante indica che il progetto è in esecuzione.
       2. Due LED verdi vicino al LED rosso lampeggiante indicano che il collegamento HMC è inizializzato e il test è stato superato.
       3. Un LED rosso vicino al LED rosso lampeggiante indica che il test non è riuscito.
   12. Facoltativo. Utilizzare il testbench della console di sistema per osservare ulteriori output di test.
       Nota: Utilizzare la console di sistema per monitorare i segnali di stato nell'esempio di progettazioneample quando la scheda è collegata al computer tramite JTAG interfaccia. La System Console mostra lo stato del LED della scheda per il monitoraggio remoto, lo stato di inizializzazione per ogni passaggio e lo stato del generatore di richiesta e del verificatore di risposta di ogni porta. La System Console fornisce anche un'interfaccia per avviare o riavviare il test.
       1. Selezionare Strumenti > Strumenti di debug del sistema > Console di sistema.
       2. Nella console di sistema, seleziona File > Esegui script.
       3. Aprire il file <esample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Il software carica l'output grafico del test. Scegli Riavvia per eseguire nuovamente il test.

Compilazione e test del progetto Example in Hardware

Progettazione del controller del cubo di memoria ibrido

Design esample Descrizione

Il disegno esample dimostra la funzionalità del core IP Hybrid Memory Cube Controller. È possibile generare il progetto dall'Exampla scheda Progettazione dell'interfaccia utente grafica (GUI) dell'Hybrid Memory Cube Controller nell'editor dei parametri IP.

Caratteristiche

• Master I2C e macchina di stato di inizializzazione I2C per scheda figlia HMC e configurazione HMC
• Macchina a stati per la ricalibrazione del PLL e del transceiver ATX
• Generatore di richieste
• Richiedi monitor
• Interfaccia della console di sistema

Requisiti hardware e software
Altera utilizza i seguenti hardware e software per testare il progetto exampon:

• Software Intel Quartus Prime
• Console di sistema
• Simulatore ModelSim-AE, Modelsim-SE, NCsim (solo Verilog HDL) o VCS
• Kit di sviluppo FPGA Arria 10 GX
• Scheda figlia HMC

Descrizione funzionale

Altera fornisce un esempio di progettazione pronto per la compilazioneample con il core IP del controller HMC. Questo design example è rivolto al kit di sviluppo FPGA Arria 10 GX con una scheda figlia HMC collegata tramite i connettori FMC.
Puoi usare il design come esempioample per la corretta connessione del tuo core IP al tuo progetto, o come progetto di partenza che puoi personalizzare in base alle tue esigenze di progettazione. Il progetto example include un modulo master I2C, un modulo di ricalibrazione PLL/CDR, un core IP PLL transceiver esterno e logica per generare e controllare le transazioni. Il design example presuppone un dispositivo Micron HMC 15G-SR HMC, che è un fourldispositivo di inchiostro, sulla scheda figlia. Il design example include un'istanza del core IP e si collega a un singolo collegamento sul dispositivo HMC. Figura 2-1: Esempio di progettazione del controller HMCamplo schema a blocchi

Dopo aver configurato l'FPGA Arria 10 con il progetto example, il controller I2C configura i generatori di clock di bordo e il dispositivo HMC. Una volta completata la calibrazione, il progetto example calibra l'ATX PLL. Durante il funzionamento, il generatore di richieste genera comandi di lettura e scrittura che il core IP del controller HMC elabora. Il monitor di richiesta cattura le risposte dal core IP e ne verifica la correttezza.

Segnali di interfaccia
Tabella 2-1: Progettazione del core IP del controller HMC Example Segnali

Nome del segnale clk_50	Direzione Ingresso	Larghezza (bit) 1	Descrizione Clock di ingresso da 50 MHz.
hssi_refclk	Ingresso	1	Clock di riferimento CDR per core IP HMC e HMCC.

Nome del segnale hmc_lxrx	Direzione Ingresso	Larghezza (bit) Numero di canali (16 o 8)	Descrizione Pin di ricezione del transceiver FPGA.
hmc_lxtx	Produzione	Numero di canali (16 o 8)	Pin di trasmissione del transceiver FPGA.
hmc_ctrl_lxrxps	Ingresso	1	Controllo del risparmio energetico del transceiver FPGA.
hmc_ctrl_lxtxps	Produzione	1	Controllo del risparmio energetico del ricetrasmettitore HMC.
hmc_ctrl_ferr_n	Ingresso	1	Uscita HMC FERR_N.
hmc_ctrl_p_primo_numero	Produzione	1	Ingresso HMC P_RST_N.
hmc_ctrl_scl	Bidirezionale	1	Orologio di configurazione HMC I2C.
hmc_ctrl_sda	Bidirezionale	1	Dati di configurazione HMC I2C.
fmc0_scl	Produzione	1	Inutilizzato. Portato basso per proteggere i pin I/O FPGA dal pullup da 3.3 V sulla scheda figlia.
fmc0_sda	Produzione	1	Inutilizzato. Portato basso per proteggere i pin I/O FPGA dal pullup da 3.3 V sulla scheda figlia.
pulsante	Ingresso	1	Ingresso tramite pulsante utilizzato per il reset.
battito_cardiaco	Produzione	1	Uscita LED battito cardiaco.
collegamento_init_completato_n	Produzione	1	Uscita LED di completamento dell'inizializzazione del collegamento.
test_superato_n	Produzione	1	Test superato con uscita LED.
test_fallito_n	Produzione	1	Il test dell'uscita LED non è riuscito.

Design esample Registrati Mappa
Tabella 2-2: Progettazione del core IP del controller HMC Example Registrati Mappa

La scrittura su questi registri reimposta la progettazione.

Pezzi 1:0	Nome del campo Numero di porte	Tipo RO	Valore al ripristino Varia	Descrizione Numero di porte per l'istanza IP core.
7:2	Prenotato	RO	0x00

Tabella 2-4: Registro BOARD_LEDs
Questo registro riflette lo stato dei LED della scheda

Pezzi 0	Nome del campo Test fallito	Tipo RO	Valore al ripristino 0x00	Descrizione Test fallito.
1	Test superato	RO	0x00	Test superato.
2	Inizializzazione collegamento HMCC completata	RO	0x00	Inizializzazione del collegamento HMC completata e pronto per il traffico.
3	Battito del cuore	RO	0x00	Attiva/disattiva quando il progetto è in esecuzione.
7:4	Prenotato	RO	0x00

Tabella 2-5: Registro TEST_INITIALIZATION_STATUS

Pezzi 0	Nome del campo Set generatore di clock I2C	Tipo RO	Valore al ripristino 0x00	Descrizione Generatori di clock di bordo configurati.
1	Completamento della ricalibrazione del PLL e del transceiver ATX	RO	0x00	ATX PLL e transceiver ricalibrati sul clock di ingresso.
2	Interfaccia utente I2C Configurazione completata	RO	0x00	Configurazione del dispositivo HMC tramite I2C completata.
3	Inizializzazione collegamento HMC completata	RO	0x00	Inizializzazione del collegamento HMC completata e pronto per il traffico.
7:4	Prenotato	RO	0x00

Tabella 2-6: Registro PORT_STATUS

Pezzi 0	Nome del campo Richieste porta 0 OK	Tipo RO	Valore al ripristino 0x00	Descrizione Generazione richiesta porta 0 completata.
1	Porta 0 Risposte OK	RO	0x00	Controllo della risposta sulla porta 0 superato.
2	Richieste porta 1 OK	RO	0x00	Generazione richiesta porta 1 completata.
3	Porta 1 Risposte OK	RO	0x00	Controllo della risposta sulla porta 1 superato.

Pezzi 4	Nome del campo Richieste porta 2 OK	Tipo RO	Valore al ripristino 0x00	Descrizione Generazione richiesta porta 2 completata.
5	Porta 2 Risposte OK	RO	0x00	Controllo della risposta sulla porta 2 superato.
6	Richieste porta 3 OK	RO	0x00	Generazione richiesta porta 3 completata.
7	Porta 4 Risposte OK	RO	0x00	Controllo della risposta sulla porta 3 superato.

Informazioni aggiuntive

Progettazione del controller HMC Example Guida per l'utente Cronologia delle revisioni
Tabella A-1: ​​Cronologia delle revisioni del documento
Riassume le nuove funzionalità e le modifiche apportate al design exampla guida utente per il core IP del controller HMC.

Data	Versione ACDS	Cambiamenti
2016.05.02	16.0	Versione iniziale.

Come contattare Intel
Tabella A-2: Come contattare Intel
Per trovare le informazioni più aggiornate sui prodotti Intel, fare riferimento a questa tabella. È anche possibile contattare l'ufficio vendite Intel locale o il rappresentante di vendita.

Contatto	Metodo di contatto	Indirizzo
Supporto tecnico	Websito	www.altera.com/support
Formazione tecnica	Websito	www.altera.com/training
	E-mail	FPGATraining@intel.com
Letteratura del prodotto	Websito	www.altera.com/letteratura
Supporto non tecnico: generale	E-mail	nacomp@altera.com

Contatto   Supporto non tecnico: licenze software

Metodo di contatto   E-mail

Indirizzo   autorizzazione@altera.com

Informazioni correlate

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/letteratura
• nacomp@altera.com
• autorizzazione@altera.com

Convenzioni tipografiche

Tabella A-3: Convenzioni tipografiche
Elenca le convenzioni tipografiche utilizzate in questo documento

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Altri nomi e marchi possono essere rivendicati come proprietà di terzi
101 Innovation Drive, San Jose, CA 95134

Ultimo aggiornamento per Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innovazione
San Jose, CA 95134
www.altera.com

Documenti / Risorse

ALTERA Arria 10 Hybrid Memory Cube Controller Design Esample [pdf] Guida utente Design del controller del cubo di memoria ibrido Arria 10 Esample, Arria 10, progettazione del controller del cubo di memoria ibrido Example, progettazione del controller Example, Design Esample

Riferimenti

• Manuale d'uso