ALTERA Arria 10 hibridinio atminties kubo valdiklio dizainas Example

Hibridinio atminties kubo valdiklio dizainas Example Vartotojo vadove pateikiama informacija apie HMC valdiklio techninės įrangos dizainą ir naudojimą, pvzample. Vadovas atnaujintas Quartus Prime Design Suite 16.0 ir paskutinį kartą buvo atnaujintas 2 m. gegužės 2016 d.
Dizaino egzample Greitos pradžios vadove pateikiamos nuoseklios instrukcijos, kaip sudaryti, imituoti, generuoti ir išbandyti HMC valdiklio dizainą, pvz.ample. Žr. 1-1 pavview plėtros etapų.

Dizainas Pvzample Aprašymas

HMC valdiklio techninės įrangos dizainas, pvzample apima įvairius komponentus, tokius kaip „Board Arria 10“ įrenginys, HMC valdiklio IP šerdis, laikrodžiai ir atstatymas TX PLL, duomenų kelio užklausų generatorius ir atsako monitorius, TX/TX FIFO MAC, RX MAC, „Avalon-MM“ valdiklis ir šviesos diodai, valdiklio būsenos sąsaja. , Avalon-MM I 2C Master, inicijavimo būsenos mašina, TX juostos keitiklis, siųstuvas imtuvas x16, RX juostos keitiklis, Arria 10 siųstuvo-imtuvo perkonfigūravimo sąsaja ir HMC įrenginys. BuvęsampNorint tinkamai veikti „Arria 10 GX FPGA Development Kit“ su dukterine HMC kortele, reikia konkrečių nustatymų.

Papildoma informacija

Skyriuje Papildoma informacija pateikiama išsami informacija apie sukurto dizaino katalogo struktūrą, pvzample, vartotojo vadovo peržiūrų istorija, vadove naudojamos spausdinimo taisyklės ir kaip susisiekti su „Intel“ dėl pagalbos.

Produkto naudojimo instrukcijos

Vadovaukitės toliau pateiktomis instrukcijomis, kad galėtumėte naudoti HMC valdiklio aparatinės įrangos dizainą, pvzampLe:

1. Sudarykite dizainą pvzampnaudojant simuliatorių
2. Atlikite funkcinį modeliavimą
3. Sukurkite dizainą, pvzample
4. Sudarykite dizainą pvzample naudojant Quartus Prime
5. Išbandykite aparatūros dizainą

Atkreipkite dėmesį, kad aparatūros konfigūracija ir bandymas files dizainui, pvzample yra /example_design/par, o modeliavimas files yra /example_design/sim.

Kad būtų lengviau suprasti, kaip naudoti hibridinio atminties kubo valdiklio IP branduolį, šerdyje yra imituojamas bandymų stendas ir aparatinės įrangos dizainas, pvz.ample, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą. Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, kompiliuoti ir išbandyti aparatinės įrangos dizainą. Sukompiliuotą dizainą galite atsisiųsti į Intel® Arria® 10 GX FPGA plėtros rinkinį.

Susijusi informacija
Hibridinio atminties kubo valdiklio IP pagrindinio vartotojo vadovas

Dizainas Pvzample katalogo struktūra

Aparatūros konfigūracija ir testas files (aparatinės įrangos dizainas, pvzample) yra įsikūręample_ design_install_dir>/example_design/par. Simuliacija files (tik modeliavimo bandymo stendas) yraample_design_install_dir>/example_design/sim.

Dizainas Pvzample Komponentai

HMC valdiklio techninės įrangos dizainas, pvzample apima šiuos komponentus:

• HMC valdiklio IP branduolys su CDR atskaitos laikrodžiu, nustatytas į 125 MHz ir su numatytaisiais RX atvaizdavimo ir TX atvaizdavimo nustatymais.
  Pastaba: Dizainas, pvzample reikalauja, kad šie nustatymai tinkamai veiktų „Arria 10 GX FPGA Development Kit“ su dukterine HMC kortele.
• Kliento logika, kuri koordinuoja IP branduolio programavimą ir paketų generavimą bei tikrinimą.
• JTAG valdiklis, kuris palaiko ryšį su „Altera System Console“. Su kliento logika bendraujate per sistemos konsolę.

Išvardija raktą files, kurie įgyvendina buvample testbench.

/src/hmcc_example.sv	Aukščiausio lygio techninės įrangos dizainas, pvzample file.
/sim/hmcc_tb.sv	Aukščiausio lygio file simuliacijai.
Testbench scenarijai Pastaba: Naudokite pateiktą Makefile Norėdami sukurti šiuos scenarijus.
/sim/run_vsim.do	ModelSim scenarijus bandymų stendui paleisti.
/sim/run_vcs.sh	Synopsys VCS scenarijus, skirtas paleisti bandymo stendą.
/sim/run_ncsim.sh	„Cadence NCSim“ scenarijus, skirtas paleisti bandymų stendą.

Kuriant dizainą Example

1-5 pav.: Pvzample Design Tab Hibridinės atminties kubo valdiklio parametrų rengyklėje

Atlikite šiuos veiksmus, kad sukurtumėte „Arria 10“ aparatinės įrangos dizainą, pvzample ir bandymo stendas:

1. IP kataloge (Įrankiai > IP katalogas) pasirinkite Arria 10 tikslinių įrenginių šeimą.
2. IP kataloge suraskite ir pasirinkite Hybrid Memory Cube Controller. Pasirodo langas Naujas IP variantas.
3. Nurodykite savo tinkinto IP varianto aukščiausio lygio pavadinimą. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .qsys.
4. Turite pasirinkti konkretų Arria 10 įrenginį lauke Įrenginys arba palikti numatytąjį įrenginį, kurį pasirenka Quartus Prime programinė įranga.
5. Spustelėkite Gerai. Pasirodo IP parametrų rengyklė.
6. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
7. Ant Exampskirtuke Dizainas, pasirinkite šiuos dizaino nustatymus, pvzampLe:
   1. Norėdami pasirinkti dizainą, pasirinkite parinktį HMCC dukterinė plokštė.
   2. Pvzample Dizainas Files, pasirinkite parinktį Modeliavimas, kad sukurtumėte bandymų stendą, ir pasirinkite parinktį Sintezė, kad sukurtumėte aparatinės įrangos dizainą, pvz.ample.
   3. Sugeneruotam HDL formatui galimas tik „Verilog“.
   4. „Target Development Kit“ pasirinkite „Arria 10 GX FPGA Development Kit“ (gamybinis silicis).
      Pastaba: Kai pasirenkate šį rinkinį, aparatūros dizainas, pvzample perrašo ankstesnį įrenginio pasirinkimą su įrenginiu, esančiu tikslinėje plokštėje. Kai sukuriate dizainą, pvzample, „Intel Quartus Prime“ programinė įranga sukuria „Intel“.
      Quartus Prime projektas, nustatymas ir kaiščių priskyrimai jūsų pasirinktai lentos. Jei nenorite, kad programinė įranga būtų skirta konkrečiai plokštei, pasirinkite Nėra.
8. Spustelėkite Sukurti egzample Dizaino mygtukas

Testbench supratimas

„Altera“ siūlo dizainą, pvzample su HMC valdiklio IP šerdimi. Dizainas, pvzample yra prieinamas tiek jūsų IP branduolio modeliavimui, tiek kompiliavimui. Dizainas, pvzample in simuliacijoje veikia kaip HMC valdiklio IP branduolio bandymo stendas.
Jei spustelėsite Generuoti exampHMC Controller parametrų rengyklėje projektavimas, Quartus Prime programinė įranga sukuria demonstracinį bandymų stendą. Parametrų rengyklė paragins jus nurodyti norimą bandymo stendo vietą.
Norėdami imituoti bandymų stendą, turite pateikti savo HMC magistralės funkcinį modelį (BFM). „Altera“ išbando dizainą, pvzample testbench su Micron Hybrid Memory Cube BFM. Bandymo stende nėra pagrindinio I2C modulio, nes Micron HMC BFM nepalaiko I2C modulio ir jo nereikia konfigūruoti.
Modeliuojant bandymų stendas valdo TX PLL ir duomenų kelio sąsajas, kad atliktų šią veiksmų seką:

1. Konfigūruoja HMC BFM su HMC valdiklio IP pagrindinio duomenų perdavimo sparta ir kanalo pločiu atsako atvirojo ciklo režimu.
2. Sukuria ryšį tarp BFM ir IP branduolio.
3. Nurodo kiekvieną iš keturių IP branduolio prievadų įrašyti keturis duomenų paketus į BFM.
4. Nurodo IP šerdį nuskaityti duomenis iš BFM.
5. Patikrina, ar nuskaityti duomenys sutampa su rašymo duomenimis.
6. Jei duomenys sutampa, rodoma TEST_PASSED.

Dizaino modeliavimas Example Testbench
1-6 pav. Procedūra

Atlikite šiuos veiksmus, kad imituotumėte bandymo stendą:

1. Komandinėje eilutėje pakeiskite įample>/sim katalogą.
2. Įveskite make scripts.
3. Įveskite vieną iš šių komandų, priklausomai nuo jūsų simuliatoriaus:
4. Į view simuliacijos rezultatai:
   1. Kai paleidžiate bandomąjį stendą bet kuriame iš trijų palaikomų simuliatorių, scenarijus vykdo testavimo seką ir registruoja simuliatoriaus veikląample directory>/example_ design/sim/ .log. yra „vsim“, „ncsim“ arba „vcs“.
   2. Kai paleidžiate bandymo stendą bet kuriame iš trijų palaikomų simuliatorių, scenarijus sukuria bangos formą file. Galite paleisti komandą make _gui, kad įkeltumėte bangos formą į treniruokliui būdingą bangos formą viewer.
      Į view bangos forma file savo simuliatoriuje įveskite vieną iš šių komandų:

      Simuliatoriaus licencija Mentor Graphics ModelSim	Komandų eilutė padaryti vsim_gui	Bangos forma File <design exampkataloge>/pvzample_design/sim/ mentor/hmcc_wf.wlf
      „Synopsys Discovery“ vizualinė aplinka	padaryti vcs_gui	<design exampkataloge>/pvzample_design/sim/ hmcc_wf.vpd
      Kadence SimVision bangos forma	padaryti ncsim_gui	<design exampkataloge>/pvzample_design/sim/cadence/hmcc_wf.shm
5. Išanalizuokite rezultatus. Sėkmingas bandymų stendas siunčia ir gauna dešimt paketų kiekviename prievade ir rodo Test_PASSED“

Valdybos nustatymas

Nustatykite plokštę, kad paleistumėte aparatūros dizainą, pvzample.
Pastaba: Prieš keisdami bet kokius nustatymus įsitikinkite, kad maitinimas išjungtas.

1. Duktinės kortelės DIP jungiklius nustatykite taip:
2. Nustatykite DIP jungiklį SW1, kad jis nurodytų kubo ID 0:
   

   Perjungti	Funkcija	Nustatymas
   1	CUB[0]	Atidaryti
   2	CUB[1]	Atidaryti
   3	CUB[2]	Atidaryti
   4	—	nerūpi

Nustatykite DIP jungiklį SW2, kad nurodytumėte laikrodžio nustatymus:

Perjungti	Funkcija	Nustatymas
1	CLK1_FSEL0	Atidaryti (125 MHz)
2	CLK1_FSEL1	Atidaryti (125 MHz)
3	CLK1_SEL	Atviras (kristalinis)
4	—	nerūpi

• Prijunkite HMC dukterinę kortelę prie Arria 10 FPGA plėtros rinkinio naudodami antrinės kortelės J8 ir J10 jungtis.
• Nustatykite Arria 10 GX FPGA plėtros rinkinio trumpiklius:
• Pridėkite šuntus prie J8 trumpiklio, kad pasirinktumėte 1.5 V kaip FMC jungties B VCCIO nustatymą.
• Pridėkite šuntus prie J11 trumpiklio, kad pasirinktumėte 1.8 V kaip FMC jungties A VCCIO nustatymą.

Dizaino sudarymas ir testavimas Example aparatinėje įrangoje

Norėdami sudaryti ir paleisti demonstracinį aparatinės įrangos projektavimo testą, pvzample, atlikite šiuos veiksmus

1. Užtikrinkite techninės įrangos dizainą, pvzample karta baigta.
2. Quartus Prime programinėje įrangoje atidarykite Quartus Prime projektąample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Kompiliavimo prietaisų skydelyje spustelėkite Kompiliavimo dizainą (Intel Quartus Prime Pro Edition) arba pasirinkite Apdorojimas > Pradėti kompiliavimą (Intel Quartus Prime Standard Edition).
4. Sugeneravę .sof, atlikite šiuos veiksmus, kad užprogramuotumėte aparatinės įrangos dizainą, pvzamp„Arria 10“ įrenginyje:
   1. Pasirinkite Įrankiai > Programuotojas.
   2. Programuotoje spustelėkite Aparatūros sąranka.
   3. Pasirinkite programavimo įrenginį.
   4. Pasirinkite ir pridėkite Arria 10 GX FPGA plėtros rinkinį, prie kurio gali prisijungti jūsų Quartus Prime sesija.
   5. Įsitikinkite, kad režimas nustatytas į JTAG.
   6. Spustelėkite Automatinis aptikimas ir pasirinkite bet kurį įrenginį.
   7. Dukart spustelėkite Arria 10 įrenginį.
   8. Atidarykite .sofample_design_install_dir>/example_design/par/output_ files,
      Pastaba: Quartus Prime programinė įranga pakeičia įrenginį į esantį .sof.
   9. Eilutėje su .sof pažymėkite laukelį stulpelyje Programa/Configure.
   10. Spustelėkite Pradėti.
   11. Programinei įrangai sukonfigūravus įrenginį pagal techninės įrangos dizainą, pvzampstebėkite plokštės šviesos diodus:
       1. Mirksintis raudonas šviesos diodas reiškia, kad dizainas veikia.
       2. Du žali šviesos diodai šalia raudono mirksinčio šviesos diodo reiškia, kad HMC ryšys inicijuotas ir testas išlaikytas.
       3. Vienas raudonas šviesos diodas šalia raudono mirksinčio LED reiškia, kad bandymas nepavyko.
   12. Neprivaloma. Norėdami stebėti papildomą bandymo išvestį, naudokite sistemos konsolės bandymų stendą.
       Pastaba: Naudokite sistemos konsolę, kad stebėtumėte būsenos signalus projekte, pvzampkai plokštė yra prijungta prie kompiuterio per JTAG sąsaja. Sistemos konsolėje rodoma nuotolinio stebėjimo plokštės LED būsena, kiekvieno veiksmo inicijavimo būsena ir kiekvieno prievado užklausų generatoriaus bei atsakymo tikrintuvo būsena. Sistemos konsolėje taip pat yra sąsaja, leidžianti pradėti arba iš naujo paleisti testą.
       1. Pasirinkite Įrankiai > Sistemos derinimo įrankiai > Sistemos konsolė.
       2. Sistemos konsolėje pasirinkite File > Vykdyti scenarijų.
       3. Atidarykite file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Programinė įranga įkelia grafinę bandomąją išvestį. Norėdami dar kartą paleisti testą, pasirinkite Paleisti iš naujo.

Dizaino sudarymas ir testavimas Example aparatinėje įrangoje

Hibridinio atminties kubo valdiklio dizainas

Dizainas Pvzample Aprašymas

Dizainas, pvzample demonstruoja Hybrid Memory Cube Controller IP branduolio funkcionalumą. Galite sukurti dizainą iš Example Hibridinės atminties kubo valdiklio grafinės vartotojo sąsajos (GUI) skirtukas Dizainas IP parametrų rengyklėje.

Savybės

• I2C pagrindinis ir I2C inicijavimo būsenos įrenginys, skirtas HMC dukterinei kortelei ir HMC konfigūracijai
• ATX PLL ir siųstuvo-imtuvo perkalibravimo būsenos mašina
• Užklausų generatorius
• Prašyti monitoriaus
• Sistemos konsolės sąsaja

Aparatinės ir programinės įrangos reikalavimai
„Altera“ naudoja šią techninę ir programinę įrangą, kad išbandytų dizainą, pvzampLe:

• „Intel Quartus Prime“ programinė įranga
• Sistemos konsolė
• ModelSim-AE, Modelsim-SE, NCsim (tik Verilog HDL) arba VCS simuliatorius
• Arria 10 GX FPGA kūrimo rinkinys
• HMC dukters kortelė

Funkcinis aprašymas

„Altera“ pateikia rinkiniui paruoštą dizainą, pvzample su HMC valdiklio IP šerdimi. Šis dizainas, pvzample skirtas Arria 10 GX FPGA plėtros rinkiniui su HMC dukterine kortele, prijungta per FMC jungtis.
Galite naudoti dizainą kaip buvample už teisingą IP šerdies prijungimą prie dizaino arba kaip pradinį dizainą, kurį galite pritaikyti pagal savo dizaino reikalavimus. Dizainas, pvzample apima pagrindinį I2C modulį, PLL/CDR perkalibravimo modulį, vieną išorinį siųstuvo-imtuvo PLL IP šerdį ir operacijų generavimo bei tikrinimo logiką. Dizainas, pvzample daro prielaidą, kad Micron HMC 15G-SR HMC įrenginys, kuris yra fourlrašalo įrenginys, ant dukterinės kortelės. Dizainas, pvzample apima vieną IP branduolio egzempliorių ir jungiasi prie vienos nuorodos HMC įrenginyje. 2-1 pav.: HMC valdiklio konstrukcija Pvzample blokinė diagrama

Sukonfigūravę Arria 10 FPGA su dizainu, pvzample, I2C valdiklis sukonfigūruoja integruotus laikrodžio generatorius ir HMC įrenginį. Kai kalibravimas bus baigtas, dizainas pvzample kalibruoja ATX PLL. Veikimo metu užklausų generatorius generuoja skaitymo ir rašymo komandas, kurias apdoroja HMC valdiklio IP branduolys. Užklausų monitorius fiksuoja IP branduolio atsakymus ir patikrina jų teisingumą.

Sąsajos signalai
2-1 lentelė: HMC valdiklio IP branduolio dizainas Pvzample Signalai

Signalo pavadinimas clk_50	Kryptis Įvestis	Plotis (bitai) 1	Aprašymas 50 MHz įvesties laikrodis.
hssi_refclk	Įvestis	1	CDR atskaitos laikrodis HMC ir HMCC IP branduoliui.

Signalo pavadinimas hmc_lxrx	Kryptis Įvestis	Plotis (bitai) Kanalų skaičius (16 arba 8)	Aprašymas FPGA siųstuvo-imtuvo priėmimo kaiščiai.
hmc_lxtx	Išvestis	Kanalų skaičius (16 arba 8)	FPGA siųstuvo-imtuvo perdavimo kontaktai.
hmc_ctrl_lxrxps	Įvestis	1	FPGA siųstuvo-imtuvo energijos taupymo valdymas.
hmc_ctrl_lxtxps	Išvestis	1	HMC siųstuvo-imtuvo energijos taupymo valdymas.
hmc_ctrl_ferr_n	Įvestis	1	HMC FERR_N išvestis.
hmc_ctrl_p_rst_n	Išvestis	1	HMC P_RST_N įvestis.
hmc_ctrl_scl	Dvikryptis	1	HMC I2C konfigūracijos laikrodis.
hmc_ctrl_sda	Dvikryptis	1	HMC I2C konfigūracijos duomenys.
fmc0_scl	Išvestis	1	Nenaudotas. Nuleistas žemai, kad apsaugotų FPGA įvesties/išvesties kaiščius nuo dukterinės kortelės 3.3 V ištraukimo.
fmc0_sda	Išvestis	1	Nenaudotas. Nuleistas žemai, kad apsaugotų FPGA įvesties/išvesties kaiščius nuo dukterinės kortelės 3.3 V ištraukimo.
mygtukas	Įvestis	1	Paspaudimo mygtuko įvestis naudojama iš naujo nustatyti.
heart_beat_n	Išvestis	1	Širdies plakimo LED išvestis.
link_init_complete_n	Išvestis	1	Nuorodos inicijavimas baigtas LED išvestis.
testas_išlaikytas_n	Išvestis	1	Testas praėjo LED išvestį.
testas_nepavyko_n	Išvestis	1	Nepavyko išbandyti LED išvesties.

Dizainas Pvzample Registruokis Žemėlapis
2-2 lentelė: HMC valdiklio IP branduolio dizainas Pvzample Registruokis Žemėlapis

Įrašant į šiuos registrus dizainas nustatomas iš naujo.

Bitai 1:0	Lauko pavadinimas Uosto skaičius	Tipas RO	Vertė iš naujo Varijuoja	Aprašymas IP pagrindinio egzemplioriaus prievadų skaičius.
7:2	Rezervuota	RO	0x00

2-4 lentelė: BOARD_LED registras
Šis registras atspindi plokštės šviesos diodų būseną

Bitai 0	Lauko pavadinimas Bandymas nepavyko	Tipas RO	Vertė iš naujo 0x00	Aprašymas Bandymas nepavyko.
1	Testas išlaikytas	RO	0x00	Testas išlaikytas.
2	HMCC nuorodos inicijavimas baigtas	RO	0x00	HMC nuorodos inicijavimas baigtas ir paruoštas srautui.
3	Širdies plakimas	RO	0x00	Persijungia, kai vykdomas dizainas.
7:4	Rezervuota	RO	0x00

2-5 lentelė: TEST_INITIALIZATION_STATUS registras

Bitai 0	Lauko pavadinimas I2C laikrodžių generatoriaus rinkinys	Tipas RO	Vertė iš naujo 0x00	Aprašymas Sukonfigūruoti integruoti laikrodžio generatoriai.
1	ATX PLL ir siųstuvo-imtuvo perkalibravimas baigtas	RO	0x00	ATX PLL ir siųstuvai-imtuvai perkalibruoti pagal įvesties laikrodį.
2	I2C HMC Konfigūracija baigta	RO	0x00	HMC įrenginio konfigūracija per I2C baigta.
3	HMC nuorodos inicijavimas baigtas	RO	0x00	HMC nuorodos inicijavimas baigtas ir paruoštas srautui.
7:4	Rezervuota	RO	0x00

2-6 lentelė: PORT_STATUS registras

Bitai 0	Lauko pavadinimas 0 prievado užklausos Gerai	Tipas RO	Vertė iš naujo 0x00	Aprašymas 0 prievado užklausos generavimas baigtas.
1	0 prievadas atsakymai gerai	RO	0x00	0 prievado atsako tikrinimas atliktas.
2	1 prievado užklausos Gerai	RO	0x00	1 prievado užklausos generavimas baigtas.
3	1 prievadas atsakymai gerai	RO	0x00	1 prievado atsako tikrinimas atliktas.

Bitai 4	Lauko pavadinimas 2 prievado užklausos Gerai	Tipas RO	Vertė iš naujo 0x00	Aprašymas 2 prievado užklausos generavimas baigtas.
5	2 prievadas atsakymai gerai	RO	0x00	2 prievado atsako tikrinimas atliktas.
6	3 prievado užklausos Gerai	RO	0x00	3 prievado užklausos generavimas baigtas.
7	4 prievadas atsakymai gerai	RO	0x00	3 prievado atsako tikrinimas atliktas.

Papildoma informacija

HMC valdiklio dizainas Example Vartotojo vadovo taisymų istorija
A-1 lentelė: Dokumento taisymo istorija
Apibendrinamos naujos funkcijos ir dizaino pakeitimai, pvzampHMC valdiklio IP branduolio vartotojo vadovas.

Data	ACDS versija	Pakeitimai
2016.05.02	16.0	Pradinis išleidimas.

Kaip susisiekti su „Intel“.
A-2 lentelė: Kaip susisiekti su „Intel“.
Norėdami rasti naujausią informaciją apie „Intel“ produktus, žr. šią lentelę. Taip pat galite susisiekti su vietiniu „Intel“ pardavimo biuru arba pardavimo atstovu.

Susisiekite	Kontaktinis metodas	Adresas
Techninė pagalba	Websvetainę	www.altera.com/support
Techninis mokymas	Websvetainę	www.altera.com/training
	El. paštas	FPGATraining@intel.com
Gaminių literatūra	Websvetainę	www.altera.com/literature
Netechninė pagalba: bendra	El. paštas	nacomp@altera.com

Susisiekite   Netechninis palaikymas: programinės įrangos licencijavimas

Kontaktinis metodas   El. paštas

Adresas   Authorization@altera.com

Susijusi informacija

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• Authorization@altera.com

Tipografinės konvencijos

A-3 lentelė: Tipografinės konvencijos
Pateikiamas šiame dokumente naudojamų tipografinių taisyklių sąrašas

Atsiliepimų piktograma leidžia pateikti atsiliepimą „Altera“ apie dokumentą. Atsiliepimų rinkimo metodai kiekvienam dokumentui skiriasi

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas, „Altera“, „Arria“, „Cyclone“, „Enpirion“, „MAX“, „Nios“, „Quartus“ ir „Stratix“ žodžiai ir logotipai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai JAV ir (arba) kitose šalyse. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe
101 Innovation Drive, San Chosė, CA 95134

Paskutinį kartą atnaujinta Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 inovacijų pavara
San Chosė, CA 95134
www.altera.com

Dokumentai / Ištekliai

ALTERA Arria 10 hibridinio atminties kubo valdiklio dizainas Example [pdfVartotojo vadovas Arria 10 hibridinio atminties kubo valdiklio dizainas Example, Arria 10, hibridinio atminties kubo valdiklio dizainas Example, Valdiklio dizainas Example, dizaino buvample

Nuorodos

• Vartotojo vadovas