ALTERA Arria 10 Reka Bentuk Pengawal Kiub Memori Hibrid Example

Reka Bentuk Pengawal Kiub Memori Hibrid ExampPanduan Pengguna menyediakan maklumat tentang reka bentuk dan penggunaan reka bentuk perkakasan Pengawal HMC example. Panduan ini dikemas kini untuk Quartus Prime Design Suite 16.0 dan kali terakhir dikemas kini pada 2 Mei 2016.
Reka Bentuk ExampPanduan Mula Pantas menyediakan arahan langkah demi langkah untuk menyusun, mensimulasikan, menjana dan menguji reka bentuk Pengawal HMC bekasample. Rujuk Rajah 1-1 untuk selesaiview daripada langkah-langkah pembangunan.

Reka Bentuk Cthample Huraian

Reka bentuk perkakasan Pengawal HMC examptermasuk pelbagai komponen seperti Peranti Board Arria 10, Teras IP Pengawal HMC, Jam & Tetapkan Semula TX PLL, Penjana Permintaan Laluan Data dan Monitor Respons, TX/TX FIFO MAC, RX MAC, Kawalan dan LED Avalon-MM Ujian, Antara Muka Status Pengawal , Master Avalon-MM I 2C, Mesin Keadaan Permulaan, Penukar Lorong TX, Pemancar x16, Penukar Lorong RX, Antara Muka Konfigurasi Semula Pemancar Arria 10 dan Peranti HMC. bekas ituampreka bentuk memerlukan tetapan khusus untuk beroperasi dengan betul pada Kit Pembangunan FPGA Arria 10 GX dengan kad anak perempuan HMC.

Maklumat Tambahan

Bahagian Maklumat Tambahan menyediakan butiran tentang struktur direktori untuk reka bentuk yang dijana example, sejarah semakan panduan pengguna, konvensyen tipografi yang digunakan dalam panduan dan cara menghubungi Intel untuk mendapatkan sokongan.

Arahan Penggunaan Produk

Ikut arahan di bawah untuk menggunakan reka bentuk perkakasan Pengawal HMC example:

1. Susun reka bentuk example menggunakan simulator
2. Lakukan simulasi berfungsi
3. Hasilkan reka bentuk example
4. Susun reka bentuk example menggunakan Quartus Prime
5. Uji reka bentuk perkakasan

Ambil perhatian bahawa konfigurasi perkakasan dan ujian files untuk reka bentuk example terletak di /example_design/par, manakala simulasi files terletak di /example_design/sim.

Untuk membantu anda memahami cara menggunakan teras IP Pengawal Kiub Memori Hibrid, teras itu menampilkan meja ujian yang boleh disimulasikan dan bekas reka bentuk perkakasanample yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan. Anda boleh memuat turun reka bentuk yang disusun ke Kit Pembangunan FPGA Intel® Arria® 10 GX.

Maklumat Berkaitan
Panduan Pengguna Teras IP Pengawal Memori Hibrid Cube

Reka Bentuk Cthample Struktur Direktori

Konfigurasi perkakasan dan ujian files (reka bentuk perkakasan example) terletak diample_ design_install_dir>/example_design/par. simulasi files (testbench untuk simulasi sahaja) terletak diample_design_install_dir>/example_design/sim.

Reka Bentuk Cthample Komponen

Reka bentuk perkakasan Pengawal HMC example termasuk komponen berikut:

• Teras IP Pengawal HMC dengan jam rujukan CDR ditetapkan kepada 125 MHz dan dengan tetapan pemetaan RX dan pemetaan TX lalai.
  Nota: Reka bentuk exampAnda memerlukan tetapan ini untuk beroperasi dengan betul pada Kit Pembangunan FPGA Arria 10 GX dengan kad anak perempuan HMC.
• Logik pelanggan yang menyelaraskan pengaturcaraan teras IP, dan penjanaan dan penyemakan paket.
• JTAG pengawal yang berkomunikasi dengan Konsol Sistem Altera. Anda berkomunikasi dengan logik pelanggan melalui Konsol Sistem.

Menyenaraikan kunci files yang melaksanakan bekasample testbench.

/src/hmcc_example.sv	Reka bentuk perkakasan peringkat atas cthample file.
/sim/hmcc_tb.sv	Peringkat atasan file untuk simulasi.
Skrip Testbench Nota: Gunakan Make yang disediakanfile untuk menghasilkan skrip ini.
/sim/run_vsim.do	Skrip ModelSim untuk menjalankan testbench.
/sim/run_vcs.sh	Skrip Synopsys VCS untuk menjalankan testbench.
/sim/run_ncsim.sh	Skrip Cadence NCSim untuk menjalankan testbench.

Menjana Reka Bentuk Cthample

Rajah 1-5: CthampTab Reka Bentuk dalam Editor Parameter Pengawal Kiub Memori Hibrid

Ikuti langkah ini untuk menjana reka bentuk perkakasan Arria 10 example dan testbench:

1. Dalam Katalog IP (Alat > Katalog IP), pilih keluarga peranti sasaran Arria 10.
2. Dalam Katalog IP, cari dan pilih Pengawal Kiub Memori Hibrid. Tetingkap Variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .qsys.
4. Anda mesti memilih peranti Arria 10 tertentu dalam medan Peranti, atau mengekalkan peranti lalai yang dipilih oleh perisian Quartus Prime.
5. Klik OK. Editor parameter IP muncul.
6. Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
7. Pada Example Reka bentuk tab, pilih tetapan berikut untuk reka bentuk example:
   1. Untuk Reka Bentuk Pilih, pilih pilihan HMCC Daughter Board.
   2. Untuk Cthample Reka bentuk Files, pilih pilihan Simulasi untuk menjana meja ujian, dan pilih pilihan Sintesis untuk menjana reka bentuk perkakasan example.
   3. Untuk Format HDL Dijana, hanya Verilog tersedia.
   4. Untuk Kit Pembangunan Sasaran pilih Kit Pembangunan FPGA Arria 10 GX (Silikon Pengeluaran).
      Nota: Apabila anda memilih kit ini, reka bentuk perkakasan example menimpa pilihan peranti anda yang terdahulu dengan peranti pada papan sasaran. Apabila anda menjana reka bentuk exampOleh itu, perisian Intel Quartus Prime mencipta Intel
      Projek, tetapan dan pin tugasan Quartus Prime untuk papan yang anda pilih. Jika anda tidak mahu perisian menyasarkan papan tertentu, pilih Tiada.
8. Klik Generate Exampbutang Reka bentuk

Memahami Testbench

Altera menyediakan bekas reka bentukampdengan teras IP Pengawal HMC. Reka bentuk example tersedia untuk simulasi teras IP anda dan untuk penyusunan. Reka bentuk exampdalam simulasi berfungsi sebagai meja ujian teras IP Pengawal HMC.
Jika anda klik Generate ExampReka bentuk dalam editor parameter Pengawal HMC, perisian Quartus Prime menjana meja ujian demonstrasi. Editor parameter menggesa anda untuk lokasi meja ujian yang dikehendaki.
Untuk mensimulasikan meja ujian, anda mesti menyediakan model fungsi bas (BFM) HMC anda sendiri. Altera menguji reka bentuk example testbench dengan Micron Hybrid Memory Cube BFM. Testbench tidak termasuk modul induk I2C, kerana Micron HMC BFM tidak menyokong dan tidak memerlukan konfigurasi oleh modul I2C.
Dalam simulasi, testbench mengawal TX PLL dan antara muka laluan data untuk melaksanakan urutan tindakan berikut:

1. Mengkonfigurasikan HMC BFM dengan kadar data teras IP Pengawal HMC dan lebar saluran, dalam Mod Gelung Terbuka Respons.
2. Mewujudkan hubungan antara BFM dan teras IP.
3. Mengarahkan setiap empat port teras IP untuk menulis empat paket data ke BFM.
4. Mengarahkan teras IP untuk membaca semula data daripada BFM.
5. Semak bahawa data baca sepadan dengan data tulis.
6. Jika data sepadan, memaparkan TEST_PASSED.

Mensimulasikan Reka Bentuk Cthample Testbench
Rajah 1-6: Prosedur

Ikuti langkah ini untuk mensimulasikan testbench:

1. Pada baris arahan, tukar kepadaample>/sim direktori.
2. Taip buat skrip.
3. Taip salah satu daripada arahan berikut, bergantung pada simulator anda:
4. Kepada view hasil simulasi:
   1. Apabila anda menjalankan testbench dalam mana-mana tiga simulator yang disokong, skrip melaksanakan urutan testbench dan log aktiviti simulator dalamampdirektori>/cthampreka bentuk le_/sim/ .log. ialah “vsim”, “ncsim”, atau “vcs”.
   2. Apabila anda menjalankan testbench dalam mana-mana tiga simulator yang disokong, skrip menjana bentuk gelombang file. Anda boleh menjalankan arahan membuat _gui untuk memuatkan bentuk gelombang dalam bentuk gelombang khusus simulator vieweh.
      Kepada view bentuk gelombang file dalam simulator anda, taip salah satu daripada arahan berikut:

      Lesen Simulator Model Grafik MentorSim	Barisan Perintah buat vsim_gui	bentuk gelombang File <reka bentuk example direktori>/cthample_design/sim/ mentor/hmcc_wf.wlf
      Persekitaran Visual Penemuan Synopsys	buat vcs_gui	<reka bentuk example direktori>/cthample_design/sim/ hmcc_wf.vpd
      Bentuk Gelombang SimVision Cadence	buat ncsim_gui	<reka bentuk example direktori>/cthample_design/sim/ cadence/hmcc_wf.shm
5. Menganalisis keputusan. Testbench yang berjaya menghantar dan menerima sepuluh paket setiap port, dan memaparkan Test_PASSED”

Menubuhkan Lembaga

Sediakan papan untuk menjalankan reka bentuk perkakasan cthample.
Nota: Pastikan kuasa dimatikan sebelum anda menukar sebarang tetapan.

1. Tetapkan suis DIP pada kad anak perempuan seperti berikut:
2. Tetapkan suis DIP SW1 untuk menunjukkan ID kubus 0:
   

   Tukar	Fungsi	Tetapan
   1	CUB[0]	Buka
   2	CUB[1]	Buka
   3	CUB[2]	Buka
   4	—	Jangan Peduli

Tetapkan suis DIP SW2 untuk menentukan tetapan jam:

Tukar	Fungsi	Tetapan
1	CLK1_FSEL0	Buka (125 MHz)
2	CLK1_FSEL1	Buka (125 MHz)
3	CLK1_SEL	Buka (Kristal)
4	—	Jangan Peduli

• Sambungkan kad anak perempuan HMC ke Kit Pembangunan FPGA Arria 10 menggunakan penyambung J8 dan J10 kad anak perempuan.
• Tetapkan pelompat pada Kit Pembangunan FPGA Arria 10 GX:
• Tambah shunt pada pelompat J8 untuk memilih 1.5 V sebagai tetapan VCCIO untuk penyambung FMC B.
• Tambah shunt pada pelompat J11 untuk memilih 1.8 V sebagai tetapan VCCIO untuk penyambung FMC A.

Menyusun dan Menguji Reka Bentuk Cthample dalam Perkakasan

Untuk menyusun dan menjalankan ujian demonstrasi pada reka bentuk perkakasan example, ikut langkah ini

1. Pastikan reka bentuk perkakasan cthampgenerasi le sudah lengkap.
2. Dalam perisian Quartus Prime, buka projek Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Dalam Papan Pemuka Kompilasi, klik Reka Bentuk Kompilasi (Edisi Intel Quartus Prime Pro) atau pilih Pemprosesan > Mulakan Penyusunan (Edisi Standard Intel Quartus Prime).
4. Selepas anda menjana .sof, ikut langkah ini untuk memprogram reka bentuk perkakasan example pada peranti Arria 10:
   1. Pilih Alat > Pengaturcara.
   2. Dalam Pengaturcara, klik Persediaan Perkakasan.
   3. Pilih peranti pengaturcaraan.
   4. Pilih dan tambah Kit Pembangunan FPGA Arria 10 GX yang boleh disambungkan kepada sesi Quartus Prime anda.
   5. Pastikan Mod ditetapkan kepada JTAG.
   6. Klik Auto Detect dan pilih mana-mana peranti.
   7. Klik dua kali pada peranti Arria 10.
   8. Buka .sof inample_design_install_dir>/example_design/par/output_ files,
      Nota: Perisian Quartus Prime menukar peranti kepada peranti dalam .sof.
   9. Dalam baris dengan .sof anda, tandai kotak dalam lajur Program/Konfigurasi.
   10. Klik Mula.
   11. Selepas perisian mengkonfigurasi peranti dengan reka bentuk perkakasan example, perhatikan LED papan:
       1. LED merah berkelip menandakan reka bentuk sedang berjalan.
       2. Dua LED hijau berhampiran LED berkelip merah menandakan bahawa pautan HMC dimulakan dan ujian lulus.
       3. Satu LED merah berhampiran LED berkelip merah menandakan ujian itu gagal.
   12. Pilihan. Gunakan meja ujian Konsol Sistem untuk melihat output ujian tambahan.
       Nota: Gunakan Konsol Sistem untuk memantau isyarat status dalam reka bentuk example apabila papan disambungkan ke komputer anda melalui JTAG antara muka. Konsol Sistem menunjukkan status LED papan untuk pemantauan jauh, status permulaan untuk setiap langkah dan status penjana permintaan dan penyemak tindak balas setiap port. Konsol Sistem juga menyediakan antara muka untuk memulakan atau memulakan semula ujian.
       1. Pilih Alat > Alat Penyahpepijatan Sistem > Konsol Sistem.
       2. Dalam Konsol Sistem, pilih File > Laksanakan Skrip.
       3. Buka file <cthample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Perisian memuatkan output ujian grafik. Pilih Mulakan semula untuk menjalankan ujian sekali lagi.

Menyusun dan Menguji Reka Bentuk Cthample dalam Perkakasan

Reka Bentuk Pengawal Kiub Memori Hibrid

Reka Bentuk Cthample Huraian

Reka bentuk example menunjukkan kefungsian teras IP Pengawal Kiub Memori Hibrid. Anda boleh menjana reka bentuk daripada ExampTab Reka bentuk antara muka pengguna grafik (GUI) Memori Kiub Memori Hibrid dalam editor parameter IP.

Ciri-ciri

• Mesin keadaan permulaan induk I2C dan I2C untuk kad anak perempuan HMC dan konfigurasi HMC
• Mesin keadaan penentukuran semula ATX PLL dan transceiver
• Minta penjana
• Minta monitor
• Antara muka Konsol Sistem

Keperluan Perkakasan dan Perisian
Altera menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example:

• Perisian Intel Quartus Prime
• Konsol Sistem
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL sahaja) atau simulator VCS
• Kit Pembangunan FPGA Arria 10 GX
• Kad anak perempuan HMC

Penerangan Fungsian

Altera menyediakan reka bentuk sedia kompilasi exampdengan teras IP Pengawal HMC. Reka bentuk ini example menyasarkan Kit Pembangunan FPGA Arria 10 GX dengan kad anak perempuan HMC yang disambungkan melalui penyambung FMC.
Anda boleh menggunakan reka bentuk sebagai bekasample untuk sambungan yang betul bagi teras IP anda ke reka bentuk anda, atau sebagai reka bentuk permulaan anda boleh menyesuaikan untuk keperluan reka bentuk anda sendiri. Reka bentuk examptermasuk modul induk I2C, modul penentukuran semula PLL/CDR, satu teras IP PLL transceiver luaran dan logik untuk menjana dan menyemak urus niaga. Reka bentuk example menganggap peranti Micron HMC 15G-SR HMC, yang merupakan fourlperanti dakwat, pada kad anak perempuan. Reka bentuk example termasuk satu contoh teras IP dan menyambung kepada satu pautan pada peranti HMC. Rajah 2-1: Reka Bentuk Pengawal HMC Cthample Gambarajah Blok

Selepas anda mengkonfigurasi Arria 10 FPGA dengan bekas reka bentukampOleh itu, pengawal I2C mengkonfigurasi penjana jam on-board dan peranti HMC. Apabila penentukuran selesai, reka bentuk example menentukur ATX PLL. Semasa operasi, penjana permintaan menjana perintah baca dan tulis yang kemudiannya diproses oleh teras IP Pengawal HMC. Pemantau permintaan menangkap respons daripada teras IP dan menyemaknya untuk ketepatan.

Isyarat Antara Muka
Jadual 2-1: Reka Bentuk Teras IP Pengawal HMC Cthample Isyarat

Nama Isyarat clk_50	Arah Input	Lebar (Bit) 1	Penerangan Jam input 50 MHz.
hssi_refclk	Input	1	Jam rujukan CDR untuk teras IP HMC dan HMCC.

Nama Isyarat hmc_lxrx	Arah Input	Lebar (Bit) Kiraan Saluran (16 atau 8)	Penerangan Transceiver FPGA menerima pin.
hmc_lxtx	Keluaran	Kiraan Saluran (16 atau 8)	Pin pemancar transceiver FPGA.
hmc_ctrl_lxrxps	Input	1	Kawalan penjimatan kuasa transceiver FPGA.
hmc_ctrl_lxtxps	Keluaran	1	Kawalan penjimatan kuasa transceiver HMC.
hmc_ctrl_ferr_n	Input	1	Keluaran FERR_N HMC.
hmc_ctrl_p_rst_n	Keluaran	1	Input HMC P_RST_N.
hmc_ctrl_scl	Dwi Arah	1	Jam konfigurasi HMC I2C.
hmc_ctrl_sda	Dwi Arah	1	Data konfigurasi HMC I2C.
fmc0_scl	Keluaran	1	Tidak digunakan. Didorong rendah untuk melindungi pin I/O FPGA daripada penarik 3.3 V pada kad anak.
fmc0_sda	Keluaran	1	Tidak digunakan. Didorong rendah untuk melindungi pin I/O FPGA daripada penarik 3.3 V pada kad anak.
tekan butang	Input	1	Input butang tekan digunakan untuk menetapkan semula.
degupan_n	Keluaran	1	Output LED denyutan jantung.
link_init_complete_n	Keluaran	1	Inisialisasi pautan output LED lengkap.
ujian_lulus_n	Keluaran	1	Ujian lulus output LED.
ujian_gagal_n	Keluaran	1	Uji output LED gagal.

Reka Bentuk Cthample Daftar Peta
Jadual 2-2: Reka Bentuk Teras IP Pengawal HMC Cthample Daftar Peta

Menulis pada daftar ini menetapkan semula reka bentuk.

bit 1:0	Nama Medan Kiraan Pelabuhan	taip RO	Nilai pada Set Semula Berbeza-beza	Penerangan Bilangan port untuk contoh teras IP.
7:2	Terpelihara	RO	0x00

Jadual 2-4: Daftar BOARD_LEDs
Daftar ini menggambarkan status LED papan

bit 0	Nama Medan Ujian Gagal	taip RO	Nilai pada Set Semula 0x00	Penerangan Ujian gagal.
1	Ujian Lulus	RO	0x00	Ujian lulus.
2	Permulaan Pautan HMCC Selesai	RO	0x00	Inisialisasi pautan HMC selesai dan sedia untuk trafik.
3	Degupan jantung	RO	0x00	Togol apabila reka bentuk berjalan.
7:4	Terpelihara	RO	0x00

Jadual 2-5: Daftar TEST_INITIALIZATION_STATUS

bit 0	Nama Medan Set Penjana Jam I2C	taip RO	Nilai pada Set Semula 0x00	Penerangan Penjana jam on-board dikonfigurasikan.
1	ATX PLL dan Penentukuran Semula Transceiver Selesai	RO	0x00	ATX PLL dan transceiver ditentukur semula ke jam input.
2	I2C HMC Konfigurasi Selesai	RO	0x00	Konfigurasi peranti HMC atas I2C selesai.
3	Permulaan Pautan HMC Selesai	RO	0x00	Inisialisasi pautan HMC selesai dan sedia untuk trafik.
7:4	Terpelihara	RO	0x00

Jadual 2-6: Daftar PORT_STATUS

bit 0	Nama Medan Permintaan Port 0 OK	taip RO	Nilai pada Set Semula 0x00	Penerangan Penjanaan permintaan Port 0 selesai.
1	Port 0 Responses OK	RO	0x00	Semakan respons Port 0 lulus.
2	Permintaan Port 1 OK	RO	0x00	Penjanaan permintaan Port 1 selesai.
3	Port 1 Responses OK	RO	0x00	Semakan respons Port 1 lulus.

bit 4	Nama Medan Permintaan Port 2 OK	taip RO	Nilai pada Set Semula 0x00	Penerangan Penjanaan permintaan Port 2 selesai.
5	Port 2 Responses OK	RO	0x00	Semakan respons Port 2 lulus.
6	Permintaan Port 3 OK	RO	0x00	Penjanaan permintaan Port 3 selesai.
7	Port 4 Responses OK	RO	0x00	Semakan respons Port 3 lulus.

Maklumat Tambahan

Reka Bentuk Pengawal HMC Example Sejarah Semakan Panduan Pengguna
Jadual A-1: ​​Sejarah Semakan Dokumen
Meringkaskan ciri baharu dan perubahan dalam reka bentuk examppanduan pengguna untuk teras IP Pengawal HMC.

tarikh	Versi ACDS	Perubahan
2016.05.02	16.0	Keluaran awal.

Cara Menghubungi Intel
Jadual A-2: Cara Menghubungi Intel
Untuk mencari maklumat terkini tentang produk Intel, rujuk jadual ini. Anda juga boleh menghubungi pejabat jualan atau wakil jualan Intel tempatan anda.

Kenalan	Kaedah Hubungi	Alamat
Sokongan teknikal	Webtapak	www.altera.com/support
Latihan teknikal	Webtapak	www.altera.com/training
	E-mel	FPGATraining@intel.com
Sastera produk	Webtapak	www.altera.com/literature
Sokongan bukan teknikal: umum	E-mel	nacomp@altera.com

Kenalan   Sokongan bukan teknikal: pelesenan perisian

Kaedah Hubungi   E-mel

Alamat   authorization@altera.com

Maklumat Berkaitan

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Konvensyen Tipografi

Jadual A-3: Konvensyen Tipografi
Menyenaraikan konvensyen tipografi yang digunakan oleh dokumen ini

Ikon Maklum Balas membolehkan anda menyerahkan maklum balas kepada Altera tentang dokumen tersebut. Kaedah untuk mengumpul maklum balas berbeza mengikut kesesuaian untuk setiap dokumen

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus dan Stratix perkataan dan logo ialah tanda dagangan Intel Corporation atau anak syarikatnya di AS dan/atau negara lain. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
Nama dan jenama lain boleh dituntut sebagai hak milik orang lain
101 Innovation Drive, San Jose, CA 95134

Kemas kini terakhir untuk Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Pemacu Inovasi
San Jose, CA 95134
www.altera.com

Dokumen / Sumber

ALTERA Arria 10 Reka Bentuk Pengawal Kiub Memori Hibrid Example [pdf] Panduan Pengguna Arria 10 Reka Bentuk Pengawal Kiub Memori Hibrid Example, Arria 10, Reka Bentuk Pengawal Kiub Memori Hibrid Example, Reka Bentuk Pengawal Cthample, Reka Bentuk Example

Rujukan

• Manual Pengguna