Dizajn kontrolera ALTERA Arria 10 Hybrid Memory Cube Example

Dizajn kontrolera Hybrid Memory Cube Example Korisnički vodič pruža informacije o dizajnu i korištenju hardverskog dizajna HMC kontrolera nprample. Vodič je ažuriran za Quartus Prime Design Suite 16.0 i posljednji je put ažuriran 2. svibnja 2016.
Dizajn ExampVodič za brzi početak pruža upute korak po korak za kompajliranje, simulaciju, generiranje i testiranje dizajna HMC kontrolera npr.ample. Pogledajte sliku 1-1 za višeview razvojnih koraka.

Dizajn Example Opis

Hardverski dizajn HMC kontrolera nprample uključuje različite komponente kao što su Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Primopredajnik x16, RX Lane Swapper, Arria 10 sučelje za rekonfiguraciju primopredajnika i HMC uređaj. Bivšiampdizajn zahtjeva specifične postavke za ispravan rad na Arria 10 GX FPGA razvojnom kompletu s HMC karticom kćeri.

Dodatne informacije

Odjeljak Dodatne informacije pruža pojedinosti o strukturi direktorija za generirani dizajn nprample, povijest revizija korisničkog priručnika, tipografske konvencije korištene u vodiču i kako kontaktirati Intel za podršku.

Upute za uporabu proizvoda

Slijedite donje upute za korištenje dizajna hardvera HMC kontrolera nprampono:

1. Sastavite dizajn pramppomoću simulatora
2. Izvršite funkcionalnu simulaciju
3. Generirajte dizajn nprample
4. Sastavite dizajn prample koristeći Quartus Prime
5. Testirajte dizajn hardvera

Imajte na umu da konfiguracija i test hardvera files za dizajn nprample nalaze se u /example_design/par, dok je simulacija files nalaze se u /example_design/sim.

Kako bismo vam pomogli razumjeti kako koristiti IP jezgru Hybrid Memory Cube Controller, jezgra sadrži testni stol koji se može simulirati i hardverski dizajn npr.ampdatoteka koja podržava kompilaciju i testiranje hardvera. Kada generirate dizajn nprample, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru. Sastavljeni dizajn možete preuzeti u Intel® Arria® 10 GX FPGA Development Kit.

Povezane informacije
Korisnički priručnik za Hybrid Memory Cube Controller IP Core

Dizajn Example Struktura imenika

Konfiguracija hardvera i test files (dizajn hardvera nprample) nalaze se uample_ design_install_dir>/example_design/par. Simulacija files (testni stol samo za simulaciju) nalaze se uample_design_install_dir>/example_design/sim.

Dizajn Example Komponente

Hardverski dizajn HMC kontrolera nprample uključuje sljedeće komponente:

• IP jezgra HMC kontrolera s CDR referentnim taktom postavljenim na 125 MHz i sa zadanim postavkama RX mapiranja i TX mapiranja.
  Bilješka: Dizajn prample zahtijeva ove postavke za ispravan rad na Arria 10 GX FPGA razvojnom kompletu s HMC karticom kćeri.
• Klijentska logika koja koordinira programiranje IP jezgre, te generiranje i provjeru paketa.
• JTAG kontroler koji komunicira s Altera System Console. Vi komunicirate s logikom klijenta putem konzole sustava.

Navodi ključ filekoji provode example testbench.

/src/hmcc_example.sv	Dizajn hardvera na najvišoj razini nprample file.
/sim/hmcc_tb.sv	Najviša razina file za simulaciju.
Testbench skripte Bilješka: Koristite isporučeni Makefile za generiranje ovih skripti.
/sim/run_vsim.do	Skripta ModelSim za pokretanje testnog stola.
/sim/run_vcs.sh	Synopsys VCS skripta za pokretanje testnog stola.
/sim/run_ncsim.sh	Skripta Cadence NCSim za pokretanje testnog stola.

Generiranje dizajna Example

Slika 1-5: Prample Kartica Dizajn u uređivaču parametara Hybrid Memory Cube Controller

Slijedite ove korake za generiranje dizajna hardvera Arria 10 example i testna ploča:

1. U IP katalogu (Alati > IP katalog) odaberite ciljnu obitelj Arria 10 uređaja.
2. U IP katalogu pronađite i odaberite Hybrid Memory Cube Controller. Pojavljuje se prozor New IP Variation.
3. Navedite naziv najviše razine za svoju prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .qsys.
4. Morate odabrati određeni uređaj Arria 10 u polju Uređaj ili zadržati zadani uređaj koji odabire softver Quartus Prime.
5. Pritisnite OK. Pojavljuje se uređivač IP parametara.
6. Na kartici IP odredite parametre za svoju varijaciju IP jezgre.
7. Na Example Dizajn, odaberite sljedeće postavke za dizajn nprampono:
   1. Za odabir dizajna odaberite opciju HMCC Daughter Board.
   2. Za nprample Dizajn Files, odaberite opciju Simulacija za generiranje testnog stola i odaberite opciju Sinteza za generiranje dizajna hardvera npr.ample.
   3. Za generirani HDL format dostupan je samo Verilog.
   4. Za Target Development Kit odaberite Arria 10 GX FPGA Development Kit (proizvodni silicij).
      Bilješka: Kada odaberete ovaj komplet, dizajn hardvera nprample prepisuje vaš prethodni odabir uređaja s uređajem na ciljnoj ploči. Kada generirate dizajn nprample, softver Intel Quartus Prime stvara Intel
      Quartus Prime projekt, postavke i dodjela pinova za ploču koju ste odabrali. Ako ne želite da softver cilja na određenu ploču, odaberite Ništa.
8. Pritisnite Generate Exampgumb Dizajn

Razumijevanje Testbench-a

Altera nudi dizajn examps IP jezgrom HMC kontrolera. Dizajn prample je dostupan i za simulaciju vaše IP jezgre i za kompilaciju. Dizajn prample u simulaciji funkcionira kao HMC Controller IP core testbench.
Ako kliknete Generate Example Design u uređivaču parametara HMC Controllera, softver Quartus Prime generira demonstracijski testni stol. Uređivač parametara traži od vas željenu lokaciju ispitnog stola.
Za simulaciju ispitnog stola, morate osigurati svoj vlastiti HMC funkcionalni model sabirnice (BFM). Altera testira dizajn nprample testbench s Micron Hybrid Memory Cube BFM. Ispitni uređaj ne uključuje glavni I2C modul jer Micron HMC BFM ne podržava i ne zahtijeva konfiguraciju pomoću I2C modula.
U simulaciji, ispitni uređaj kontrolira TX PLL i sučelja putova podataka za izvođenje sljedećeg niza radnji:

1. Konfigurira HMC BFM s jezgrom IP brzine prijenosa podataka HMC kontrolera i širinom kanala, u načinu rada otvorene petlje odgovora.
2. Uspostavlja vezu između BFM-a i IP jezgre.
3. Usmjerava svaki od četiri porta IP jezgre da zapiše četiri paketa podataka u BFM.
4. Usmjerava IP jezgru da očitava podatke iz BFM-a.
5. Provjerava odgovaraju li očitani podaci podacima za pisanje.
6. Ako se podaci podudaraju, prikazuje se TEST_PASSED.

Simulacija dizajna Nprample Testbench
Slika 1-6: Postupak

Slijedite ove korake za simulaciju ispitnog stola:

1. U naredbenom retku promijenite uample>/sim imenik.
2. Upišite make skripte.
3. Upišite jednu od sljedećih naredbi, ovisno o vašem simulatoru:
4. Do view rezultati simulacije:
   1. Kada pokrenete testni uređaj u bilo kojem od tri podržana simulatora, skripta izvršava slijed testnog uređaja i bilježi aktivnost simulatora uample imenik>/example_ dizajn/sim/ .log. je “vsim”, “ncsim” ili “vcs”.
   2. Kada pokrenete testni uređaj u bilo kojem od tri podržana simulatora, skripta generira valni oblik file. Možete pokrenuti naredbu make _gui za učitavanje valnog oblika u valni oblik specifičan za simulator viewovaj
      Do view valnog oblika file u svom simulatoru upišite jednu od sljedećih naredbi:

      Licenca za simulator Mentor Graphics ModelSim	Naredbeni redak napraviti vsim_gui	Valni oblik File <design example imenik>/prample_design/sim/ mentor/hmcc_wf.wlf
      Vizualno okruženje Synopsys Discovery	napraviti vcs_gui	<design example imenik>/prample_design/sim/ hmcc_wf.vpd
      Kadenca SimVision valni oblik	napraviti ncsim_gui	<design example imenik>/prample_design/sim/ kadenca/hmcc_wf.shm
5. Analizirajte rezultate. Uspješan testni uređaj šalje i prima deset paketa po portu i prikazuje Test_PASSED”

Postavljanje ploče

Postavite ploču za pokretanje dizajna hardvera nprample.
Bilješka: Provjerite je li napajanje isključeno prije nego što promijenite bilo kakve postavke.

1. Postavite DIP prekidače na kartici kćeri na sljedeći način:
2. Postavite DIP prekidač SW1 da označi ID kocke 0:
   

   Prekidač	Funkcija	Postavka
   1	MLADUNCE[0]	Otvoriti
   2	MLADUNCE[1]	Otvoriti
   3	MLADUNCE[2]	Otvoriti
   4	—	nije briga

Postavite DIP prekidač SW2 za određivanje postavki sata:

Prekidač	Funkcija	Postavka
1	CLK1_FSEL0	Otvoreno (125 MHz)
2	CLK1_FSEL1	Otvoreno (125 MHz)
3	CLK1_SEL	Otvoreno (kristalno)
4	—	nije briga

• Spojite HMC karticu kćer na Arria 10 FPGA Development Kit pomoću J8 i J10 konektora kartice kćeri.
• Postavite kratkospojnike na Arria 10 GX FPGA Development Kit:
• Dodajte shuntove kratkospojniku J8 kako biste odabrali 1.5 V kao VCCIO postavku za FMC konektor B.
• Dodajte shuntove kratkospojniku J11 kako biste odabrali 1.8 V kao VCCIO postavku za FMC konektor A.

Sastavljanje i testiranje dizajna Example u hardveru

Sastaviti i pokrenuti demonstracijski test na dizajnu hardvera nprample, slijedite ove korake

1. Osigurati dizajn hardvera nprample generacija je završena.
2. U softveru Quartus Prime otvorite projekt Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na nadzornoj ploči kompilacije kliknite Dizajn kompilacije (Intel Quartus Prime Pro Edition) ili odaberite Obrada > Pokreni kompilaciju (Intel Quartus Prime Standard Edition).
4. Nakon što generirate .sof, slijedite ove korake za programiranje dizajna hardvera nprample na uređaju Arria 10:
   1. Odaberite Alati > Programer.
   2. U programatoru kliknite Postavljanje hardvera.
   3. Odaberite uređaj za programiranje.
   4. Odaberite i dodajte Arria 10 GX FPGA Development Kit na koji se vaša Quartus Prime sesija može povezati.
   5. Provjerite je li način rada postavljen na JTAG.
   6. Pritisnite Auto Detect i odaberite bilo koji uređaj.
   7. Dvaput kliknite na uređaj Arria 10.
   8. Otvorite .sof inample_design_install_dir>/example_design/par/output_ files,
      Bilješka: Quartus Prime softver mijenja uređaj na onaj u .sof.
   9. U retku s vašim .sof označite kućicu u stupcu Program/Konfiguracija.
   10. Pritisnite Start.
   11. Nakon što softver konfigurira uređaj s dizajnom hardvera nprample, promatrajte LED diode na ploči:
       1. Trepćući crveni LED označava da je dizajn pokrenut.
       2. Dva zelena LED-a blizu crvenog trepćućeg LED-a označavaju da je HMC veza inicijalizirana i da je test prošao.
       3. Jedna crvena LED dioda blizu crvene trepćuće LED označava da test nije uspio.
   12. Neobavezno. Upotrijebite testnu konzolu System Console za promatranje dodatnih rezultata testa.
       Bilješka: Koristite System Console za praćenje statusnih signala u dizajnu nprample kada je ploča spojena na vaše računalo preko JTAG sučelje. Konzola sustava prikazuje LED status ploče za daljinski nadzor, status inicijalizacije za svaki korak i status generatora zahtjeva svakog porta i alata za provjeru odgovora. System Console također nudi sučelje za pokretanje ili ponovno pokretanje testa.
       1. Odaberite Alati > Alati za otklanjanje pogrešaka sustava > Konzola sustava.
       2. U konzoli sustava odaberite File > Izvrši skriptu.
       3. Otvorite file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Softver učitava grafički testni izlaz. Odaberite Restart za ponovno pokretanje testa.

Sastavljanje i testiranje dizajna Example u hardveru

Dizajn Hybrid Memory Cube kontrolera

Dizajn Example Opis

Dizajn prample demonstrira funkcionalnost Hybrid Memory Cube Controller IP jezgre. Možete generirati dizajn iz Example Kartica Dizajn grafičkog korisničkog sučelja (GUI) Hybrid Memory Cube Controllera u uređivaču IP parametara.

Značajke

• I2C glavni i I2C inicijalizacijski stroj stanja za HMC karticu kćer i HMC konfiguraciju
• ATX PLL i stanje rekalibracije primopredajnika
• Generator zahtjeva
• Zatraži monitor
• Sučelje konzole sustava

Hardverski i softverski zahtjevi
Altera koristi sljedeći hardver i softver za testiranje dizajna nprampono:

• Intel Quartus Prime softver
• Konzola sustava
• ModelSim-AE, Modelsim-SE, NCsim (samo Verilog HDL) ili VCS simulator
• Arria 10 GX FPGA razvojni komplet
• HMC kćerka kartica

Funkcionalni opis

Altera nudi dizajn spreman za kompilaciju npramps IP jezgrom HMC kontrolera. Ovaj dizajn example cilja na Arria 10 GX FPGA razvojni komplet s HMC karticom kćeri povezanom preko FMC konektora.
Dizajn možete koristiti kao primjerample za ispravno povezivanje vaše IP jezgre s vašim dizajnom ili kao početni dizajn koji možete prilagoditi svojim zahtjevima dizajna. Dizajn prample uključuje I2C glavni modul, PLL/CDR modul za rekalibraciju, jednu vanjsku PLL IP jezgru primopredajnika i logiku za generiranje i provjeru transakcija. Dizajn prample pretpostavlja Micron HMC 15G-SR HMC uređaj, koji je fourlink uređaj, na kartici kćeri. Dizajn prample uključuje jednu instancu IP jezgre i povezuje se na jednu vezu na HMC uređaju. Slika 2-1: Dizajn HMC kontrolera Nprample blok dijagram

Nakon što konfigurirate Arria 10 FPGA s dizajnom example, I2C kontroler konfigurira ugrađene generatore takta i HMC uređaj. Kada kalibracija završi, dizajn nprample kalibrira ATX PLL. Tijekom rada, generator zahtjeva generira naredbe za čitanje i pisanje koje zatim obrađuje IP jezgra HMC kontrolera. Monitor zahtjeva hvata odgovore iz IP jezgre i provjerava njihovu ispravnost.

Signali sučelja
Tablica 2-1: Dizajn IP jezgre HMC kontrolera Nprample Signali

Naziv signala clk_50	Smjer Ulazni	Širina (bitovi) 1	Opis 50 MHz ulazni takt.
hssi_refclk	Ulazni	1	CDR referentni sat za HMC i HMCC IP jezgru.

Naziv signala hmc_lxrx	Smjer Ulazni	Širina (bitovi) Broj kanala (16 ili 8)	Opis Prijemne igle FPGA primopredajnika.
hmc_lxtx	Izlaz	Broj kanala (16 ili 8)	Pinovi za prijenos FPGA primopredajnika.
hmc_ctrl_lxrxps	Ulazni	1	Kontrola uštede energije FPGA primopredajnika.
hmc_ctrl_lxtxps	Izlaz	1	Kontrola uštede energije HMC primopredajnika.
hmc_ctrl_ferr_n	Ulazni	1	HMC FERR_N izlaz.
hmc_ctrl_p_rst_n	Izlaz	1	HMC P_RST_N ulaz.
hmc_ctrl_scl	Dvosmjerni	1	Sat konfiguracije HMC I2C.
hmc_ctrl_sda	Dvosmjerni	1	Podaci o konfiguraciji HMC I2C.
fmc0_scl	Izlaz	1	Nekorišteno. Pokrenut na nisku razinu radi zaštite FPGA I/O pinova od 3.3 V povlačenja na kartici kćeri.
fmc0_sda	Izlaz	1	Nekorišteno. Pokrenut na nisku razinu radi zaštite FPGA I/O pinova od 3.3 V povlačenja na kartici kćeri.
tipkalo	Ulazni	1	Ulaz tipke za resetiranje.
otkucaj_srca_n	Izlaz	1	LED izlaz otkucaja srca.
link_init_complete_n	Izlaz	1	Inicijalizacija veze završena LED izlaz.
test_položen_n	Izlaz	1	Test prošao LED izlaz.
test_nije uspio_n	Izlaz	1	Test LED izlaza nije uspio.

Dizajn Example Registar Karta
Tablica 2-2: Dizajn IP jezgre HMC kontrolera Nprample Registar Karta

Zapisivanje u te registre resetira dizajn.

Bitovi 1:0	Naziv polja Broj priključaka	Tip RO	Vrijednost na resetiranju Varira	Opis Broj priključaka za instancu IP jezgre.
7:2	Rezervirano	RO	0x00

Tablica 2-4: Registar BOARD_LEDs
Ovaj registar odražava status LED dioda na ploči

Bitovi 0	Naziv polja Test nije uspio	Tip RO	Vrijednost na resetiranju 0x00	Opis Test nije uspio.
1	Test položen	RO	0x00	Test prošao.
2	Inicijalizacija HMCC veze dovršena	RO	0x00	Inicijalizacija HMC veze završena i spremna za promet.
3	Otkucaji srca	RO	0x00	Prebacuje se kada je dizajn pokrenut.
7:4	Rezervirano	RO	0x00

Tablica 2-5: Registar TEST_INITIALIZATION_STATUS

Bitovi 0	Naziv polja I2C generator takta	Tip RO	Vrijednost na resetiranju 0x00	Opis Ugrađeni generatori takta konfigurirani.
1	ATX PLL i ponovna kalibracija primopredajnika dovršena	RO	0x00	ATX PLL i primopredajnici ponovno kalibrirani na ulazni takt.
2	I2C HMC Konfiguracija dovršena	RO	0x00	Konfiguracija HMC uređaja preko I2C dovršena.
3	Inicijalizacija HMC veze dovršena	RO	0x00	Inicijalizacija HMC veze završena i spremna za promet.
7:4	Rezervirano	RO	0x00

Tablica 2-6: Registar PORT_STATUS

Bitovi 0	Naziv polja Port 0 Zahtjevi OK	Tip RO	Vrijednost na resetiranju 0x00	Opis Generiranje zahtjeva za port 0 dovršeno.
1	Port 0 Odgovori OK	RO	0x00	Provjera odgovora porta 0 je uspjela.
2	Port 1 Zahtjevi OK	RO	0x00	Generiranje zahtjeva za port 1 dovršeno.
3	Port 1 Odgovori OK	RO	0x00	Provjera odgovora porta 1 je uspjela.

Bitovi 4	Naziv polja Port 2 Zahtjevi OK	Tip RO	Vrijednost na resetiranju 0x00	Opis Generiranje zahtjeva za port 2 dovršeno.
5	Port 2 Odgovori OK	RO	0x00	Provjera odgovora porta 2 je uspjela.
6	Port 3 Zahtjevi OK	RO	0x00	Generiranje zahtjeva za port 3 dovršeno.
7	Port 4 Odgovori OK	RO	0x00	Provjera odgovora porta 3 je uspjela.

Dodatne informacije

Dizajn HMC kontrolera Example Korisnički priručnik Povijest revizija
Tablica A-1: ​​Povijest revizija dokumenta
Sažima nove značajke i promjene u dizajnu nprample korisnički priručnik za IP jezgru HMC kontrolera.

Datum	ACDS verzija	Promjene
2016.05.02	16.0	Početno izdanje.

Kako kontaktirati Intel
Tablica A-2: Kako kontaktirati Intel
Kako biste pronašli najažurnije informacije o Intelovim proizvodima, pogledajte ovu tablicu. Također možete kontaktirati svoj lokalni Intelov prodajni ured ili prodajnog predstavnika.

Kontakt	Način kontakta	Adresa
Tehnička podrška	Webmjesto	www.altera.com/support
Tehnička obuka	Webmjesto	www.altera.com/trening
	E-mail	FPGATraining@intel.com
Literatura o proizvodima	Webmjesto	www.altera.com/književnost
Netehnička podrška: općenito	E-mail	nacomp@altera.com

Kontakt   Netehnička podrška: licenciranje softvera

Način kontakta   E-mail

Adresa   autorizacija@altera.com

Povezane informacije

• www.altera.com/support
• www.altera.com/trening
• custrain@altera.com
• www.altera.com/književnost
• nacomp@altera.com
• autorizacija@altera.com

Tipografske konvencije

Tablica A-3: Tipografske konvencije
Navodi tipografske konvencije koje koristi ovaj dokument

Ikona povratne informacije omogućuje vam slanje povratnih informacija Alteri o dokumentu. Metode za prikupljanje povratnih informacija razlikuju se prema potrebi za svaki dokument

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip, riječi i logotipi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix zaštitni su znakovi Intel Corporation ili njegovih podružnica u SAD-u i/ili drugim zemljama. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Klijentima Intela savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
Ostala imena i marke mogu se smatrati vlasništvom drugih
101 Innovation Drive, San Jose, CA 95134

Zadnje ažuriranje za Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Pogon za inovacijama
San Jose, CA 95134
www.altera.com

Dokumenti / Resursi

Dizajn kontrolera ALTERA Arria 10 Hybrid Memory Cube Example [pdf] Korisnički priručnik Dizajn kontrolera Arria 10 Hybrid Memory Cube Example, Arria 10, Hybrid Memory Cube Controller Design Example, Dizajn kontrolera Example, Dizajn Example

Reference

• korisnički priručnik