ALTERA Arria 10 Hybrid Memory Cube Controller Design Example

De Hybrid Memory Cube Controller Design Example User Guide jout ynformaasje oer it ûntwerp en it brûken fan de HMC Controller hardware design example. De gids is bywurke foar Quartus Prime Design Suite 16.0 en waard foar it lêst bywurke op maaie 2, 2016.
It ûntwerp eksample Quick Start Guide jout stap-foar-stap ynstruksjes foar it kompilearjen, simulearjen, generearjen en testen fan it HMC Controller-ûntwerp eks.ample. Ferwize nei figuer 1-1 foar in oerview fan de ûntwikkelingsstappen.

Design Example Beskriuwing

De HMC Controller hardware-ûntwerp bglample omfettet ferskate komponinten lykas Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Inisjalisaasje State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, en HMC Device. De eksample-ûntwerp fereasket spesifike ynstellings om goed te operearjen op 'e Arria 10 GX FPGA Development Kit mei de HMC-dochterkaart.

Oanfoljende ynformaasje

De seksje Oanfoljende ynformaasje jout details oer de mapstruktuer foar it oanmakke ûntwerp bglample, de revyzjeskiednis fan 'e brûkersgids, typografyske konvinsjes brûkt yn' e gids, en hoe't jo kontakt opnimme mei Intel foar stipe.

Produkt Usage Ynstruksjes

Folgje de ynstruksjes hjirûnder om it HMC Controller-hardware-ûntwerp te brûken bglample:

1. Kompilearje it ûntwerp example mei help fan in simulator
2. Utfiere funksjonele simulaasje
3. Generearje it ûntwerp bglample
4. Kompilearje it ûntwerp example mei help fan Quartus Prime
5. Test it hardware-ûntwerp

Tink derom dat de hardware konfiguraasje en test files foar it ûntwerp example lizze yn /example_design/par, wylst de simulaasje files lizze yn /example_design/sim.

Om jo te helpen begripe hoe't jo de Hybrid Memory Cube Controller IP-kearn brûke, hat de kearn in simulatearbere testbank en in hardware-ûntwerp eks.ample dat stipet kompilaasje en hardware testen. As jo ​​generearje it ûntwerp example, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen. Jo kinne it kompilearre ûntwerp downloade nei de Intel® Arria® 10 GX FPGA Development Kit.

Related Information
Hybride Memory Cube Controller IP Core User Guide

Design Example Directory Struktuer

De hardware konfiguraasje en test files (it hardware-ûntwerp bglample) lizze ynample_ design_install_dir>/example_design/par. De simulaasje files (testbench foar simulaasje allinne) lizze ynample_design_install_dir>/example_design/sim.

Design Example Components

De HMC Controller hardware-ûntwerp bglample befettet de folgjende komponinten:

• HMC Controller IP kearn mei CDR referinsje klok ynsteld op 125 MHz en mei standert RX mapping en TX mapping ynstellings.
  Noat: It ûntwerp eksample fereasket dizze ynstellingen om goed te operearjen op 'e Arria 10 GX FPGA Development Kit mei de HMC-dochterkaart.
• Client logika dy't koördinearret de programmearring fan de IP kearn, en pakket generaasje en kontrôle.
• JTAG controller dy't kommunisearret mei de Altera System Console. Jo kommunisearje mei de klantlogika fia de Systeemkonsole.

List de kaai files dy't útfiere de eksampde testbank.

/src/hmcc_example.sv	Hardware-ûntwerp op it heechste nivo bglample file.
/sim/hmcc_tb.sv	Top-nivo file foar simulaasje.
Testbench Scripts Noat: Brûk de levere Makefile om dizze skripts te generearjen.
/sim/run_vsim.do	It ModelSim-skript om de testbank út te fieren.
/sim/run_vcs.sh	It Synopsys VCS-skript om de testbench út te fieren.
/sim/run_ncsim.sh	It Cadence NCSim-skript om de testbank út te fieren.

It generearjen fan it ûntwerp Example

figuer 1-5: Example Design Tab yn Hybrid Memory Cube Controller Parameter Editor

Folgje dizze stappen om it Arria 10 hardware-ûntwerp te generearjen bglample en testbank:

1. Selektearje yn 'e IP Catalog (Tools > IP Catalog) de Arria 10 doelapparaatfamylje.
2. Yn de IP Catalog, sykje en selektearje Hybrid Memory Cube Controller. It finster Nije IP-fariaasje ferskynt.
3. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .qsys.
4. Jo moatte in spesifyk Arria 10-apparaat selektearje yn it apparaatfjild, of it standertapparaat hâlde dat de Quartus Prime-software selekteart.
5. Klik OK. De IP parameter bewurker ferskynt.
6. Spesifisearje op it ljepblêd IP de parameters foar jo IP-kearnfariaasje.
7. Op eksample Untwerp tab, kies de folgjende ynstellings foar it ûntwerp bglample:
   1. Foar Selektearje ûntwerp, selektearje de opsje HMCC Daughter Board.
   2. Foar eksample Design Files, selektearje de Simulaasje-opsje om de testbank te generearjen, en selektearje de Synthesis-opsje om it hardware-ûntwerp eks.ample.
   3. Foar generearre HDL-formaat is allinich Verilog beskikber.
   4. Foar Target Development Kit selektearje de Arria 10 GX FPGA Development Kit (Production Silicon).
      Noat: As jo ​​​​dizze kit kieze, sil it hardware-ûntwerp example oerskriuwt jo foarige apparaatseleksje mei it apparaat op it doelboerd. As jo ​​generearje it ûntwerp example, de Intel Quartus Prime software makket Intel
      Quartus Prime projekt, ynstelling, en pin opdrachten foar it bestjoer dat jo selektearre. As jo ​​net wolle dat de software op in spesifyk boerd rjochtet, selektearje Gjin.
8. Klikje op Generearje Example Untwerp knop

De Testbench begripe

Altera jout in ûntwerp example mei de HMC Controller IP-kearn. It ûntwerp eksample is beskikber sawol foar simulaasje fan jo IP-kearn en foar kompilaasje. It ûntwerp eksample yn simulaasje funksjes as de HMC Controller IP kearn testbench.
As jo ​​klikke Generearje Example Untwerp yn 'e HMC Controller-parameterbewurker genereart de Quartus Prime-software in demonstraasjetestbank. De parameterbewurker freget jo om de winske lokaasje fan 'e testbank.
Om de testbank te simulearjen, moatte jo jo eigen HMC-busfunksjoneel model (BFM) leverje. Altera test it ûntwerp bglample testbank mei de Micron Hybrid Memory Cube BFM. De testbank befettet gjin I2C-mastermodule, om't de Micron HMC BFM gjin konfiguraasje troch in I2C-module stipet en net fereasket.
Yn simulaasje kontroleart de testbank in TX PLL en de gegevenspaad-ynterfaces om de folgjende folchoarder fan aksjes út te fieren:

1. Konfigurearret de HMC BFM mei de HMC Controller IP kearngegevensrate en kanaalbreedte, yn Response Open Loop Mode.
2. Stelt de keppeling tusken de BFM en de IP-kearn.
3. Rjochtet elk fan 'e fjouwer havens fan' e IP-kearn om fjouwer pakketten gegevens te skriuwen nei de BFM.
4. Rjochtet de IP-kearn om de gegevens fan 'e BFM werom te lêzen.
5. Kontrolearret dat de lêsgegevens oerienkomme mei de skriuwgegevens.
6. As de gegevens oerienkomme, toant TEST_PASSED.

Simulearje it ûntwerp Exampde Testbank
figuer 1-6: Proseduere

Folgje dizze stappen om de testbank te simulearjen:

1. By de kommandorigel feroarje nei deample>/sim directory.
2. Typ meitsje skripts.
3. Typ ien fan 'e folgjende kommando's, ôfhinklik fan jo simulator:
4. Nei view simulaasje resultaten:
   1. As jo ​​​​de testbank útfiere yn ien fan 'e trije stipe simulators, fiert it skript de testbench-sekwinsje út en logt de simulatoraktiviteit ynample directory>/example_ design/sim/ .lochboek. is "vsim", "ncsim", of "vcs".
   2. As jo ​​​​de testbank útfiere yn ien fan 'e trije stipe simulators, genereart it skript in golffoarm file. Jo kinne it kommando meitsje útfiere _gui om de golffoarm te laden yn 'e simulatorspesifike golffoarm viewer.
      Nei view de golffoarm file Typ yn jo simulator ien fan 'e folgjende kommando's:

      Simulator Lisinsje Mentor Grafiken ModelSim	Kommandorigel meitsje vsim_gui	Waveform File <design exampde map>/bglample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	meitsje vcs_gui	<design exampde map>/bglample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	meitsje ncsim_gui	<design exampde map>/bglample_design/sim/ cadence/hmcc_wf.shm
5. Analysearje de resultaten. De suksesfolle testbank ferstjoert en ûntfangt tsien pakketten per poarte, en toant Test_PASSED"

It opsetten fan it bestjoer

Stel it boerd yn om it hardware-ûntwerp út te fieren bglample.
Noat: Soargje derfoar dat de macht útskeakele is foardat jo ynstellings feroarje.

1. Stel de DIP-switches op 'e dochterkaart as folget:
2. Stel DIP-switch SW1 yn om kubus-ID 0 oan te jaan:
   

   Omskeakelje	Funksje	Setting
   1	CUB[0]	Iepen
   2	CUB[1]	Iepen
   3	CUB[2]	Iepen
   4	—	Net skele

Stel DIP-switch SW2 yn om klokynstellingen op te jaan:

Omskeakelje	Funksje	Setting
1	CLK1_FSEL0	Iepenje (125 MHz)
2	CLK1_FSEL1	Iepenje (125 MHz)
3	CLK1_SEL	Iepenje (Krystal)
4	—	Net skele

• Ferbine de HMC-dochterkaart mei de Arria 10 FPGA Development Kit mei de J8- en J10-connectors fan 'e dochterkaart.
• Stel de jumpers op 'e Arria 10 GX FPGA Development Kit:
• Foegje shunts ta oan 'e J8-jumper om 1.5 V te selektearjen as de VCCIO-ynstelling foar FMC-ferbining B.
• Foegje shunts ta oan 'e J11-jumper om 1.8 V te selektearjen as de VCCIO-ynstelling foar FMC-ferbining A.

Kompilearjen en testen fan it ûntwerp Example yn Hardware

Om in demonstraasjetest te kompilearjen en út te fieren op it hardware-ûntwerp bglample, folgje dizze stappen

1. Soargje foar hardware ûntwerp eksample generaasje is kompleet.
2. Yn 'e Quartus Prime-software iepenje it Quartus Prime-projektample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Klikje yn it kompilaasjedashboard op Untwerp kompilearje (Intel Quartus Prime Pro Edition) of kies Ferwurking > Kompilaasje begjinne (Intel Quartus Prime Standard Edition).
4. Neidat jo generearje in .sof, folgje dizze stappen te programmearje de hardware design example op it Arria 10-apparaat:
   1. Kies Tools > Programmer.
   2. Klikje yn de Programmer op Hardware Setup.
   3. Selektearje in programmearring apparaat.
   4. Selektearje en foegje de Arria 10 GX FPGA Development Kit ta wêrmei jo Quartus Prime-sesje kin ferbine.
   5. Soargje derfoar dat Mode is ynsteld op JTAG.
   6. Klik Auto Detect en kies elk apparaat.
   7. Dûbelklikke op it Arria 10-apparaat.
   8. Iepenje de .sof ynample_design_install_dir>/example_design/par/output_ files,
      Noat: De Quartus Prime software feroaret it apparaat nei de iene yn 'e .sof.
   9. Selektearje yn 'e rige mei jo .sof it fakje yn' e kolom Programma / Konfigurearje.
   10. Klik Start.
   11. Nei't de software it apparaat konfigurearret mei it hardware-ûntwerp bglample, observearje de board LED's:
       1. In knipperende reade LED jout oan dat it ûntwerp rint.
       2. Twa griene LED's tichtby de reade blinkende LED betsjuttet dat de HMC-keppeling is inisjalisearre en de test is trochjûn.
       3. Ien reade LED tichtby de reade knipperende LED jout oan dat de test mislearre.
   12. Fakultatyf. Brûk de systeemkonsole-testbank om ekstra testútfier te observearjen.
       Noat: Brûk de Systeemkonsole om statussinjalen te kontrolearjen yn it ûntwerp bglample as it boerd ferbûn is mei jo kompjûter fia de JTAG ynterface. De systeemkonsole toant de LED-status fan it boerd foar tafersjoch op ôfstân, de inisjalisaasjestatus foar elke stap, en de status fan elke fersykgenerator en antwurdkontrôler fan elke haven. De systeemkonsole biedt ek in ynterface om de test te begjinnen of opnij te begjinnen.
       1. Kies Ark > Systeem debuggen ark > Systeemkonsole.
       2. Kies yn 'e Systeemkonsole File > Skript útfiere.
       3. Iepenje de file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. De software laadt grafyske testútfier. Kies Re-start om de test nochris út te fieren.

Kompilearjen en testen fan it ûntwerp Example yn Hardware

Hybride Memory Cube Controller Design

Design Example Beskriuwing

It ûntwerp eksample toant de funksjonaliteit fan 'e Hybrid Memory Cube Controller IP-kearn. Jo kinne it ûntwerp generearje fan 'e Example Design ljepper fan de Hybrid Memory Cube Controller grafyske brûkersynterface (GUI) yn de IP parameter bewurker.

Features

• I2C master en I2C inisjalisaasje steat masine foar HMC dochter card en HMC konfiguraasje
• ATX PLL en transceiver recalibration steat masine
• Fersyk generator
• Fersykje monitor
• System Console ynterface

Hardware en software easken
Altera brûkt de folgjende hardware en software om it ûntwerp te testen bglample:

• Intel Quartus Prime software
• Systeemkonsole
• ModelSim-AE, Modelsim-SE, NCsim (allinich Verilog HDL), of VCS-simulator
• Arria 10 GX FPGA Development Kit
• HMC dochter card

Funksjonele beskriuwing

Altera leveret in kompilaasje-klear ûntwerp example mei de HMC Controller IP-kearn. Dit ûntwerp eksample rjochtet de Arria 10 GX FPGA Development Kit mei in HMC-dochterkaart ferbûn fia de FMC-ferbiningen.
Jo kinne it ûntwerp brûke as in eksample foar juste ferbining fan jo IP-kearn oan jo ûntwerp, of as startersûntwerp kinne jo oanpasse foar jo eigen ûntwerpeasken. It ûntwerp eksample befettet in I2C master module, in PLL / CDR recalibration module, ien eksterne transceiver PLL IP kearn, en logika te generearjen en kontrolearje transaksjes. It ûntwerp eksample giet út fan in Micron HMC 15G-SR HMC apparaat, dat is in fourlinket apparaat, op 'e dochter card. It ûntwerp eksample befettet ien eksimplaar fan 'e IP-kearn en ferbynt mei in inkele keppeling op it HMC-apparaat. figuer 2-1: HMC Controller Design Example Blokdiagram

Neidat jo de Arria 10 FPGA konfigurearje mei it ûntwerp example, de I2C-controller konfigurearret de on-board klokgenerators en it HMC-apparaat. As de kalibraasje is foltôge, sil it ûntwerp example kalibreart de ATX PLL. Tidens de operaasje genereart de oanfraachgenerator lês- en skriuwkommando's dy't de IP-kearn fan HMC Controller dan ferwurket. De fersykmonitor fangt de antwurden fan 'e IP-kearn en kontrolearret se op korrektheid.

Interface Sinjalen
Tabel 2-1: HMC Controller IP Core Design Example Sinjalen

Sinjaal Namme clk_50	Rjochting Ynfier	Breedte (bits) 1	Beskriuwing 50 MHz input klok.
hssi_refclk	Ynfier	1	CDR referinsje klok foar HMC en HMCC IP kearn.

Sinjaal Namme hmc_lxrx	Rjochting Ynfier	Breedte (bits) Kanaaltelling (16 of 8)	Beskriuwing FPGA transceiver ûntfange pins.
hmc_lxtx	Utfier	Kanaaltelling (16 of 8)	FPGA transceiver transmit pins.
hmc_ctrl_lxrxps	Ynfier	1	FPGA transceiver enerzjybesparring kontrôle.
hmc_ctrl_lxtxps	Utfier	1	HMC transceiver enerzjybesparring kontrôle.
hmc_ctrl_ferr_n	Ynfier	1	HMC FERR_N útfier.
hmc_ctrl_p_rst_n	Utfier	1	HMC P_RST_N ynfier.
hmc_ctrl_scl	Bi-Directional	1	HMC I2C konfiguraasje klok.
hmc_ctrl_sda	Bi-Directional	1	HMC I2C konfiguraasje gegevens.
fmc0_scl	Utfier	1	Net brûkt. Leech dreaun om de FPGA I / O-pinnen te beskermjen fan 'e 3.3 V pullup op' e dochterkaart.
fmc0_sda	Utfier	1	Net brûkt. Leech dreaun om de FPGA I / O-pinnen te beskermjen fan 'e 3.3 V pullup op' e dochterkaart.
drukknop	Ynfier	1	Drukknop ynfier brûkt foar reset.
heart_beat_n	Utfier	1	Heartbeat LED útfier.
link_init_complete_n	Utfier	1	Link inisjalisaasje folsleine LED útfier.
test_passed_n	Utfier	1	Test trochjûn LED útfier.
test_mislearre_n	Utfier	1	Test mislearre LED útfier.

Design Example Register Map
Tabel 2-2: HMC Controller IP Core Design Example Register Map

It skriuwen nei dizze registers set it ûntwerp werom.

Bits 1:0	Fjildnamme Port Count	Type RO	Wearde op Reset Fariearret	Beskriuwing Oantal havens foar de IP kearn eksimplaar.
7:2	Reservearre	RO	0x00

tabel 2-4: BOARD_LEDs Register
Dit register wjerspegelet de status fan it bestjoer syn LEDs

Bits 0	Fjildnamme Test mislearre	Type RO	Wearde op Reset 0x00	Beskriuwing Test mislearre.
1	Test slagge	RO	0x00	Test trochjûn.
2	HMCC Link inisjalisaasje foltôge	RO	0x00	Inisjalisaasje fan HMC-keppelings kompleet en klear foar ferkear.
3	Heartbeat	RO	0x00	Wizigje as it ûntwerp rint.
7:4	Reservearre	RO	0x00

Tabel 2-5: TEST_INITIALIZATION_STATUS Register

Bits 0	Fjildnamme I2C Clock Generator Set	Type RO	Wearde op Reset 0x00	Beskriuwing On-board klok generators konfigurearre.
1	ATX PLL en Transceiver Recalibration Complete	RO	0x00	ATX PLL en transceivers opnij kalibrearre nei de ynfierklok.
2	I2C HMC Konfiguraasje kompleet	RO	0x00	HMC apparaat konfiguraasje oer I2C kompleet.
3	HMC Link inisjalisaasje foltôge	RO	0x00	Inisjalisaasje fan HMC-keppelings kompleet en klear foar ferkear.
7:4	Reservearre	RO	0x00

tabel 2-6: PORT_STATUS Register

Bits 0	Fjildnamme Port 0 Fersiken OK	Type RO	Wearde op Reset 0x00	Beskriuwing Port 0 fersykgeneraasje kompleet.
1	Port 0 Antwurden OK	RO	0x00	Port 0 antwurd kontrôle trochjûn.
2	Port 1 Fersiken OK	RO	0x00	Port 1 fersykgeneraasje kompleet.
3	Port 1 Antwurden OK	RO	0x00	Port 1 antwurd kontrôle trochjûn.

Bits 4	Fjildnamme Port 2 Fersiken OK	Type RO	Wearde op Reset 0x00	Beskriuwing Port 2 fersykgeneraasje kompleet.
5	Port 2 Antwurden OK	RO	0x00	Port 2 antwurd kontrôle trochjûn.
6	Port 3 Fersiken OK	RO	0x00	Port 3 fersykgeneraasje kompleet.
7	Port 4 Antwurden OK	RO	0x00	Port 3 antwurd kontrôle trochjûn.

Oanfoljende ynformaasje

HMC Controller Design Example User Guide Revision Skiednis
Tabel A-1: ​​Document Revision Skiednis
Gefettet de nije funksjes en feroaringen yn it ûntwerp example brûkersgids foar de HMC Controller IP-kearn.

Datum	ACDS Ferzje	Feroarings
2016.05.02	16.0	Inisjele release.

Hoe kinne jo kontakt opnimme mei Intel
Tabel A-2: Hoe kinne jo kontakt opnimme mei Intel
Om de meast aktuele ynformaasje oer Intel-produkten te finen, ferwize nei dizze tabel. Jo kinne ek kontakt opnimme mei jo lokale Intel-ferkeapkantoar of ferkeapfertsjintwurdiger.

Kontakt	Kontakt Metoade	Adres
Technyske stipe	Website	www.altera.com/support
Technyske oplieding	Website	www.altera.com/training
	Email	FPGAtraining@intel.com
Produkt literatuer	Website	www.altera.com/literature
Nontechnyske stipe: algemien	Email	nacomp@altera.com

Kontakt   Nontechnyske stipe: software lisinsje

Kontakt Metoade   Email

Adres   autorisaasje@altera.com

Related Information

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorisaasje@altera.com

Typografyske konvinsjes

Tabel A-3: Typografyske konvinsjes
List de typografyske konvinsjes dy't dit dokumint brûkt

It Feedback-ikoantsje lit jo feedback jaan oan Altera oer it dokumint. Metoaden foar it sammeljen fan feedback fariearje as passend foar elk dokumint

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus en Stratix wurden en logo's binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen yn 'e FS en / of oare lannen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
Oare nammen en merken kinne wurde opeaske as eigendom fan oaren
101 Innovation Drive, San Jose, CA 95134

Lêst bywurke foar Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Ynnovaasje Drive
San Jose, CA 95134
www.altera.com

Dokuminten / Resources

ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] Brûkersgids Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Controller Design Example, Design Example

Referinsjes

• User Manual