Controlador de cubo de memoria híbrido ALTERA Arria 10 Design Example

El diseño del controlador de cubo de memoria híbrido ExampLa Guía del usuario proporciona información sobre el diseño y el uso del diseño de hardware del controlador HMC example. La guía se actualizó para Quartus Prime Design Suite 16.0 y se actualizó por última vez el 2 de mayo de 2016.
El ex diseñoampLa Guía de inicio rápido proporciona instrucciones paso a paso para compilar, simular, generar y probar el diseño del controlador HMC.ample. Consulte la Figura 1-1 para obtener más información.view de los pasos de desarrollo.

Ex diseñoample Descripción

El diseño de hardware del controlador HMC exampEl archivo incluye varios componentes como el dispositivo Board Arria 10, el núcleo IP del controlador HMC, relojes y reinicio de PLL de TX, generador de solicitud de ruta de datos y monitor de respuesta, TX/TX FIFO MAC, RX MAC, control y LED de prueba Avalon-MM, interfaz de estado del controlador. , Avalon-MM I 2C Master, máquina de estado de inicialización, TX Lane Swapper, transceptor x16, RX Lane Swapper, interfaz de reconfiguración del transceptor Arria 10 y dispositivo HMC. La exampEl diseño requiere configuraciones específicas para funcionar correctamente en el kit de desarrollo FPGA Arria 10 GX con la tarjeta secundaria HMC.

información adicional

La sección Información adicional proporciona detalles sobre la estructura de directorios para el diseño generado ex.amparchivo, el historial de revisiones de la guía del usuario, las convenciones tipográficas utilizadas en la guía y cómo comunicarse con Intel para obtener soporte.

Instrucciones de uso del producto

Siga las instrucciones siguientes para utilizar el diseño de hardware del controlador HMC exampen:

1. Compilar el diseño ex.ample usando un simulador
2. Realizar simulación funcional.
3. Generar el diseño ex.ample
4. Compilar el diseño ex.amparchivo usando Quartus Prime
5. Pruebe el diseño del hardware

Tenga en cuenta que la configuración y prueba del hardware files para el diseño exampLos archivos están ubicados en /ex.ample_design/par, mientras que la simulación files están ubicados en /example_design/sim.

Para ayudarlo a comprender cómo utilizar el núcleo IP del controlador de cubo de memoria híbrida, el núcleo presenta un banco de pruebas simulable y un diseño de hardware ex.amparchivo que admite compilación y pruebas de hardware. Cuando generas el diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware. Puede descargar el diseño compilado en el kit de desarrollo FPGA Intel® Arria® 10 GX.

Información relacionada
Guía del usuario de IP Core del controlador de cubo de memoria híbrida

Ex diseñoampla estructura del directorio

La configuración y prueba del hardware. files (el diseño de hardware example) están ubicados enample_ design_install_dir>/example_design/par. la simulación files (banco de pruebas solo para simulación) se encuentran enample_design_install_dir>/example_design/sim.

Ex diseñoampComponentes

El diseño de hardware del controlador HMC exampEl archivo incluye los siguientes componentes:

• Núcleo IP del controlador HMC con reloj de referencia CDR configurado en 125 MHz y con configuración de mapeo RX y mapeo TX predeterminada.
  Nota: El diseño exampEl archivo requiere que estas configuraciones funcionen correctamente en el kit de desarrollo FPGA Arria 10 GX con la tarjeta secundaria HMC.
• Lógica de cliente que coordina la programación del núcleo IP y la generación y verificación de paquetes.
• JTAG controlador que se comunica con la consola del sistema Altera. Usted se comunica con la lógica del cliente a través de la consola del sistema.

Enumera la clave files que implementan el exampel banco de pruebas.

/src/hmcc_example.sv	Diseño de hardware de alto nivel example file.
/sim/hmcc_tb.sv	De alto nivel file para simulación.
Guiones de banco de pruebas Nota: Utilice la marca proporcionadafile para generar estos scripts.
/sim/run_vsim.do	El script de ModelSim para ejecutar el banco de pruebas.
/sim/run_vcs.sh	El script Synopsys VCS para ejecutar el banco de pruebas.
/sim/run_ncsim.sh	El script Cadence NCSim para ejecutar el banco de pruebas.

Generación del ejemplo de diseñoample

Figura 1-5: Ej.ampFicha Diseño en el editor de parámetros del controlador de cubo de memoria híbrida

Siga estos pasos para generar el diseño de hardware Arria 10 examparchivo y banco de pruebas:

1. En el Catálogo de IP (Herramientas > Catálogo de IP), seleccione la familia de dispositivos de destino Arria 10.
2. En el catálogo de IP, busque y seleccione Controlador de cubo de memoria híbrida. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file llamado .qsys.
4. Debe seleccionar un dispositivo Arria 10 específico en el campo Dispositivo o mantener el dispositivo predeterminado que selecciona el software Quartus Prime.
5. Haga clic en Aceptar. Aparece el editor de parámetros IP.
6. En la pestaña IP, especifique los parámetros para su variación principal de IP.
7. en el exampEn la pestaña Diseño, elija las siguientes configuraciones para el diseño exampen:
   1. Para Seleccionar diseño, seleccione la opción Placa hija HMCC.
   2. Para exampel diseño Files, seleccione la opción Simulación para generar el banco de pruebas y seleccione la opción Síntesis para generar el diseño de hardware ex.ampel.
   3. Para el formato HDL generado, solo está disponible Verilog.
   4. Para el kit de desarrollo Target, seleccione el kit de desarrollo FPGA Arria 10 GX (Production Silicon).
      Nota: Cuando eliges este kit, el diseño del hardware exampEl archivo sobrescribe su selección de dispositivo anterior con el dispositivo en el tablero de destino. Cuando generas el diseño ex.ample, el software Intel Quartus Prime crea Intel
      Proyecto Quartus Prime, configuración y asignaciones de pines para el tablero que seleccionó. Si no desea que el software se dirija a una placa específica, seleccione Ninguno.
8. Haga clic en Generar Exampel botón Diseño

Entendiendo el banco de pruebas

Altera proporciona un diseño examparchivo con el núcleo IP del controlador HMC. El diseño exampEl archivo está disponible tanto para simulación de su núcleo IP como para compilación. El diseño exampEl archivo en simulación funciona como banco de pruebas central de IP del controlador HMC.
Si hace clic en Generar Example Design en el editor de parámetros del controlador HMC, el software Quartus Prime genera un banco de pruebas de demostración. El editor de parámetros le solicita la ubicación deseada del banco de pruebas.
Para simular el banco de pruebas, debe proporcionar su propio modelo funcional de bus (BFM) de HMC. Altera prueba el diseño exampel banco de pruebas con el Micron Hybrid Memory Cube BFM. El banco de pruebas no incluye un módulo maestro I2C, porque Micron HMC BFM no admite ni requiere configuración mediante un módulo I2C.
En simulación, el banco de pruebas controla un TX PLL y las interfaces de ruta de datos para realizar la siguiente secuencia de acciones:

1. Configura HMC BFM con la velocidad de datos central IP y el ancho de canal del controlador HMC, en modo de bucle abierto de respuesta.
2. Establece el vínculo entre el BFM y el núcleo IP.
3. Dirige cada uno de los cuatro puertos del núcleo IP para escribir cuatro paquetes de datos en el BFM.
4. Dirige al núcleo IP para que vuelva a leer los datos del BFM.
5. Comprueba que los datos leídos coincidan con los datos escritos.
6. Si los datos coinciden, muestra TEST_PASSED.

Simulando el Diseño Exampel banco de pruebas
Figura 1-6: Procedimiento

Siga estos pasos para simular el banco de pruebas:

1. En la línea de comando, cambie aampdirectorio>/sim.
2. Escriba crear scripts.
3. Escriba uno de los siguientes comandos, según su simulador:
4. A view Resultados de la simulación:
   1. Cuando ejecuta el banco de pruebas en cualquiera de los tres simuladores compatibles, el script ejecuta la secuencia del banco de pruebas y registra la actividad del simulador enampdirectorio>/example_ diseño/sim/ .registro. es "vsim", "ncsim" o "vcs".
   2. Cuando ejecuta el banco de pruebas en cualquiera de los tres simuladores compatibles, el script genera una forma de onda file. Puedes ejecutar el comando make _gui para cargar la forma de onda en la forma de onda específica del simulador viewes.
      A view la forma de onda file en su simulador, escriba uno de los siguientes comandos:

      Licencia de simulador Modelo de gráficos de MentorSim	Línea de comandos hacer vsim_gui	Forma de onda File <design exampdirectorio>/example_design/sim/mentor/hmcc_wf.wlf
      Entorno visual de descubrimiento de sinopsis	hacer vcs_gui	<design exampdirectorio>/example_design/sim/hmcc_wf.vpd
      Forma de onda de Cadencia SimVision	hacer ncsim_gui	<design exampdirectorio>/example_design/sim/cadencia/hmcc_wf.shm
5. Analiza los resultados. El banco de pruebas exitoso envía y recibe diez paquetes por puerto y muestra Test_PASSED”

Configuración de la Junta

Configure la placa para ejecutar el diseño de hardware ex.ampel.
Nota: Asegúrese de que la alimentación esté apagada antes de cambiar cualquier configuración.

1. Configure los interruptores DIP en la tarjeta secundaria de la siguiente manera:
2. Configure el interruptor DIP SW1 para indicar el ID del cubo 0:
   

   Cambiar	Función	Configuración
   1	CACHORRO[0]	Abierto
   2	CACHORRO[1]	Abierto
   3	CACHORRO[2]	Abierto
   4	—	No me importa

Configure el interruptor DIP SW2 para especificar la configuración del reloj:

Cambiar	Función	Configuración
1	CLK1_FSEL0	Abierto (125MHz)
2	CLK1_FSEL1	Abierto (125MHz)
3	CLK1_SEL	Abierto (Cristal)
4	—	No me importa

• Conecte la tarjeta secundaria HMC al kit de desarrollo FPGA Arria 10 utilizando los conectores J8 y J10 de la tarjeta secundaria.
• Configure los puentes en el kit de desarrollo FPGA Arria 10 GX:
• Agregue derivaciones al puente J8 para seleccionar 1.5 V como configuración VCCIO para el conector B del FMC.
• Agregue derivaciones al puente J11 para seleccionar 1.8 V como configuración VCCIO para el conector FMC A.

Compilación y prueba del diseño Examparchivo en hardware

Para compilar y ejecutar una prueba de demostración en el diseño de hardware ex.ample, sigue estos pasos

1. Garantizar el diseño de hardware exampla generación está completa.
2. En el software Quartus Prime, abra el proyecto Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. En el Panel de compilación, haga clic en Compilar diseño (Intel Quartus Prime Pro Edition) o elija Procesamiento > Iniciar compilación (Intel Quartus Prime Standard Edition).
4. Después de generar un .sof, siga estos pasos para programar el diseño de hardware examparchivo en el dispositivo Arria 10:
   1. Elija Herramientas > Programador.
   2. En el Programador, haga clic en Configuración de hardware.
   3. Seleccione un dispositivo de programación.
   4. Seleccione y agregue el kit de desarrollo FPGA Arria 10 GX al que se puede conectar su sesión de Quartus Prime.
   5. Asegúrese de que Modo esté configurado en JTAG.
   6. Haga clic en Detección automática y elija cualquier dispositivo.
   7. Haga doble clic en el dispositivo Arria 10.
   8. Abra el .sof enample_design_install_dir>/example_design/par/output_ files,
      Nota: El software Quartus Prime cambia el dispositivo al que está en el archivo .sof.
   9. En la fila con su .sof, marque la casilla en la columna Programar/Configurar.
   10. Haga clic en Iniciar.
   11. Después de que el software configura el dispositivo con el diseño de hardware exampes decir, observe los LED de la placa:
       1. Un LED rojo parpadeante significa que el diseño se está ejecutando.
       2. Dos LED verdes cerca del LED rojo parpadeante significan que el enlace de la HMC se ha inicializado y la prueba ha pasado.
       3. Un LED rojo cerca del LED rojo parpadeante significa que la prueba falló.
   12. Opcional. Utilice el banco de pruebas de la consola del sistema para observar resultados de pruebas adicionales.
       Nota: Utilice la consola del sistema para monitorear las señales de estado en el diseño examparchivo cuando la placa está conectada a su computadora a través del JTAG interfaz. La consola del sistema muestra el estado del LED de la placa para monitoreo remoto, el estado de inicialización de cada paso y el estado del generador de solicitudes y el verificador de respuestas de cada puerto. La consola del sistema también proporciona una interfaz para iniciar o reiniciar la prueba.
       1. Elija Herramientas > Herramientas de depuración del sistema > Consola del sistema.
       2. En la consola del sistema, elija File > Ejecutar script.
       3. Abrir el file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. El software carga la salida de prueba gráfica. Elija Reiniciar para ejecutar la prueba nuevamente.

Compilación y prueba del diseño Examparchivo en hardware

Diseño de controlador de cubo de memoria híbrido

Ex diseñoample Descripción

El diseño exampEste muestra la funcionalidad del núcleo IP del controlador de cubo de memoria híbrida. Puedes generar el diseño desde el Example pestaña Diseño de la interfaz gráfica de usuario (GUI) del controlador Hybrid Memory Cube en el editor de parámetros IP.

Características

• Maestro I2C y máquina de estado de inicialización I2C para tarjeta secundaria HMC y configuración HMC
• Máquina de estado de recalibración de transceptor y ATX PLL
• Generador de solicitudes
• Solicitar monitor
• Interfaz de la consola del sistema

Requisitos de hardware y software
Altera utiliza el siguiente hardware y software para probar el diseño exampen:

• Software Intel Quartus Prime
• Consola del sistema
• ModelSim-AE, Modelsim-SE, NCsim (solo Verilog HDL) o simulador VCS
• Kit de desarrollo de FPGA Arria 10 GX
• tarjeta hija HMC

Descripción funcional

Altera proporciona un ejemplo de diseño listo para compilar.amparchivo con el núcleo IP del controlador HMC. Este diseño exampEl archivo apunta al kit de desarrollo FPGA Arria 10 GX con una tarjeta secundaria HMC conectada a través de los conectores FMC.
Puedes usar el diseño como ex.amparchivo para la conexión correcta de su núcleo IP a su diseño, o como diseño inicial que puede personalizar según sus propios requisitos de diseño. El diseño exampEl archivo incluye un módulo maestro I2C, un módulo de recalibración PLL/CDR, un núcleo IP PLL transceptor externo y lógica para generar y verificar transacciones. El diseño exampEsto supone un dispositivo Micron HMC 15G-SR HMC, que es un fourldispositivo de tinta, en la tarjeta hija. El diseño exampEl archivo incluye una instancia del núcleo IP y se conecta a un único enlace en el dispositivo HMC. Figura 2-1: Diseño del controlador HMC Exampdiagrama de bloques

Después de configurar el FPGA Arria 10 con el diseño examparchivo, el controlador I2C configura los generadores de reloj integrados y el dispositivo HMC. Cuando se completa la calibración, el diseño exampEl archivo calibra el ATX PLL. Durante el funcionamiento, el generador de solicitudes genera comandos de lectura y escritura que luego procesa el núcleo IP del controlador HMC. El monitor de solicitudes captura las respuestas del núcleo de IP y verifica que sean correctas.

Señales de interfaz
Tabla 2-1: Diseño de núcleo IP del controlador HMC Examplas señales

Nombre de la señal clk_50	Dirección Aporte	Ancho (bits) 1	Descripción Reloj de entrada de 50 MHz.
hssi_refclk	Aporte	1	Reloj de referencia CDR para núcleo IP HMC y HMCC.

Nombre de la señal hmc_lxrx	Dirección Aporte	Ancho (bits) Número de canales (16 o 8)	Descripción El transceptor FPGA recibe pines.
hmc_lxtx	Producción	Número de canales (16 o 8)	Pines de transmisión del transceptor FPGA.
hmc_ctrl_lxrxps	Aporte	1	Control de ahorro de energía del transceptor FPGA.
hmc_ctrl_lxtxps	Producción	1	Control de ahorro de energía del transceptor HMC.
hmc_ctrl_ferr_n	Aporte	1	Salida HMC FERR_N.
hmc_ctrl_p_rst_n	Producción	1	Entrada HMC P_RST_N.
hmc_ctrl_scl	Bidireccional	1	Reloj de configuración HMC I2C.
hmc_ctrl_sda	Bidireccional	1	Datos de configuración de HMC I2C.
fmc0_scl	Producción	1	No usado. Conducido a nivel bajo para proteger los pines de E/S de la FPGA del pull-up de 3.3 V en la tarjeta secundaria.
fmc0_sda	Producción	1	No usado. Conducido a nivel bajo para proteger los pines de E/S de la FPGA del pull-up de 3.3 V en la tarjeta secundaria.
presionar el botón	Aporte	1	Entrada de botón pulsador utilizada para restablecer.
latido_del_corazon_n	Producción	1	Salida LED de latido.
enlace_init_completo_n	Producción	1	Salida LED de inicialización de enlace completa.
prueba_pasada_n	Producción	1	La prueba pasó la salida del LED.
prueba_fallida_n	Producción	1	Prueba de salida LED fallida.

Ex diseñoample Registrar Mapa
Tabla 2-2: Diseño de núcleo IP del controlador HMC Example Registrar Mapa

Escribir en estos registros restablece el diseño.

Pedazos 1:0	Nombre del campo Recuento de puertos	Tipo RO	Valor al reiniciar Varía	Descripción Número de puertos para la instancia central de IP.
7:2	Reservado	RO	0x00

Tabla 2-4: Registro BOARD_LED
Este registro refleja el estado de los LED de la placa.

Pedazos 0	Nombre del campo Error de prueba	Tipo RO	Valor al reiniciar 0x00	Descripción La prueba falló.
1	Prueba aprobada	RO	0x00	Prueba aprobada.
2	Inicialización del enlace HMCC completa	RO	0x00	Inicialización del enlace HMC completa y lista para el tráfico.
3	Latido del corazón	RO	0x00	Alterna cuando el diseño se está ejecutando.
7:4	Reservado	RO	0x00

Tabla 2-5: Registro TEST_INITIALIZATION_STATUS

Pedazos 0	Nombre del campo Grupo electrógeno de reloj I2C	Tipo RO	Valor al reiniciar 0x00	Descripción Generadores de reloj a bordo configurados.
1	Recalibración ATX PLL y transceptor completa	RO	0x00	ATX PLL y transceptores recalibrados al reloj de entrada.
2	I2C HMC Configuración completa	RO	0x00	Configuración del dispositivo HMC a través de I2C completa.
3	Inicialización del enlace HMC completa	RO	0x00	Inicialización del enlace HMC completa y lista para el tráfico.
7:4	Reservado	RO	0x00

Tabla 2-6: Registro PORT_STATUS

Pedazos 0	Nombre del campo Puerto 0 Solicitudes OK	Tipo RO	Valor al reiniciar 0x00	Descripción Generación de solicitud del puerto 0 completa.
1	Puerto 0 Respuestas OK	RO	0x00	Se pasó la verificación de respuesta del puerto 0.
2	Puerto 1 Solicitudes OK	RO	0x00	Generación de solicitud del puerto 1 completa.
3	Puerto 1 Respuestas OK	RO	0x00	Se pasó la verificación de respuesta del puerto 1.

Pedazos 4	Nombre del campo Puerto 2 Solicitudes OK	Tipo RO	Valor al reiniciar 0x00	Descripción Generación de solicitud del puerto 2 completa.
5	Puerto 2 Respuestas OK	RO	0x00	Se pasó la verificación de respuesta del puerto 2.
6	Puerto 3 Solicitudes OK	RO	0x00	Generación de solicitud del puerto 3 completa.
7	Puerto 4 Respuestas OK	RO	0x00	Se pasó la verificación de respuesta del puerto 3.

información adicional

Diseño de controlador HMC ExampHistorial de revisiones de la Guía del usuario
Tabla A-1: ​​Historial de revisión de documentos
Resume las nuevas características y cambios en el diseño ex.ampGuía del usuario del núcleo IP del controlador HMC.

Fecha	Versión ACDS	Cambios
2016.05.02	16.0	Lanzamiento inicial.

Cómo contactar a Intel
Tabla A-2: Cómo comunicarse con Intel
Para localizar la información más actualizada sobre los productos Intel, consulte esta tabla. También puede comunicarse con su oficina de ventas local de Intel o con su representante de ventas.

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Información relacionada

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Convenciones tipográficas

Tabla A-3: Convenciones tipográficas
Enumera las convenciones tipográficas que utiliza este documento.

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Última actualización de Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Innovación
San José, CA 95134
www.altera.com

Documentos / Recursos

Controlador de cubo de memoria híbrido ALTERA Arria 10 Design Example [pdf] Guía del usuario Diseño de controlador de cubo de memoria híbrido Arria 10 Example, Arria 10, diseño de controlador de cubo de memoria híbrido Example, Diseño de controlador Example, Diseño Example

Referencias

• Manual de usuario