ALTERA Arria 10 Sato memori Cube Controller Design Example

Desain Kontroler Kubus Memori Sato Example Pandhuan pangguna menehi informasi babagan desain lan panggunaan saka desain hardware HMC Controller example. Pandhuan dianyari kanggo Quartus Prime Design Suite 16.0 lan pungkasan dianyari ing 2 Mei 2016.
Desain ExampPandhuan Miwiti Cepet nyedhiyakake pandhuan langkah-langkah kanggo nyusun, simulasi, ngasilake, lan nguji desain HMC Controller example. Waca Figure 1-1 kanggo liwatview saka langkah-langkah pembangunan.

Desain Example Katrangan

Desain hardware HMC Controller example kalebu macem-macem komponen kayata Papan Arria 10 Piranti, HMC Controller IP inti, Jam & Reset TX PLLs, Data Path Request Generator lan Response Monitor, TX / TX FIFO MAC, RX MAC, Test Avalon-MM Control lan LED, Antarmuka Status Controller. , Avalon-MM I 2C Master, mesin State Initialization, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, lan HMC Piranti. mantanample desain mbutuhake setelan tartamtu kanggo operate mlaku ing Arria 10 GX FPGA Development Kit karo kertu putri HMC.

Informasi Tambahan

Bagian Informasi Tambahan nyedhiyakake rincian babagan struktur direktori kanggo desain sing digaweample, sajarah revisi saka pandhuan pangguna, konvènsi typographic digunakake ing pandhuan, lan carane hubungi Intel kanggo dhukungan.

Pandhuan Panggunaan Produk

Tindakake pandhuan ing ngisor iki kanggo nggunakake desain hardware HMC Controller example:

1. Nggawe desain example nggunakake simulator
2. Nindakake simulasi fungsional
3. Nggawe desain example
4. Nggawe desain example nggunakake Quartus Perdhana
5. Tes desain hardware

Elinga yen konfigurasi hardware lan test files kanggo desain example dumunung ing / example_design / par, nalika simulasi files dumunung ing / example_design/sim.

Kanggo mbantu sampeyan ngerti carane nggunakake Hybrid Memory Cube Controller IP inti, inti fitur testbench simulatable lan desain hardware ex.ample sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware. Sampeyan bisa ndownload desain kompilasi menyang Kit Pangembangan FPGA Intel® Arria® 10 GX.

Informasi sing gegandhengan
Sato memori Cube Controller IP inti Pandhuan pangguna

Desain Exampl Struktur Direktori

Konfigurasi hardware lan tes files (desain hardware example) dumunung ingample_ design_install_dir>/example_design / par. Simulasi files (testbench mung kanggo simulasi) dumunung ingample_design_install_dir>/example_design/sim.

Desain Example Komponen

Desain hardware HMC Controller example kalebu komponen ing ngisor iki:

• Inti IP Controller HMC karo jam referensi CDR disetel menyang 125 MHz lan kanthi pemetaan RX standar lan setelan pemetaan TX.
  Cathetan: Desain example mbutuhake setelan iki kanggo operate mlaku ing Arria 10 GX FPGA Development Kit karo kertu putri HMC.
• Logika klien sing ngoordinasi pemrograman inti IP, lan nggawe paket lan mriksa.
• JTAG controller sing komunikasi karo Altera System Console. Sampeyan komunikasi karo logika klien liwat System Console.

Dhaptar kunci files sing ngleksanakake examplan testbench.

/src/hmcc_example.sv	Desain hardware tingkat ndhuwur example file.
/sim/hmcc_tb.sv	Tingkat paling dhuwur file kanggo simulasi.
Testbench Scripts Cathetan: Gunakake Make sing kasedhiyafile kanggo ngasilake skrip kasebut.
/sim/run_vsim.do	Skrip ModelSim kanggo mbukak testbench.
/sim/run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
/sim/run_ncsim.sh	Skrip Cadence NCSim kanggo mbukak testbench.

Nggawe Desain Example

Gambar 1-5: ExampTab Desain ing Memori Sato Cube Controller Parameter Editor

Tindakake langkah iki kanggo generate Arria 10 desain hardware example lan testbench:

1. Ing Katalog IP (Alat > Katalog IP), pilih kulawarga piranti target Arria 10.
2. Ing Katalog IP, goleki banjur pilih Kontroler Kubus Memori Hibrid. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .qsys.
4. Sampeyan kudu milih piranti Arria 10 tartamtu ing lapangan Piranti, utawa tetep piranti gawan piranti lunak Quartus Prime.
5. Klik OK. Editor parameter IP katon.
6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
7. Ing Examptab Desain, pilih setelan ing ngisor iki kanggo ex desainample:
   1. Kanggo Pilih Desain, pilih opsi Papan Putri HMCC.
   2. Kanggo Example Desain Files, pilih pilihan Simulasi kanggo generate testbench, lan pilih pilihan Synthesis kanggo generate desain hardware example.
   3. Kanggo Format HDL Generated, mung Verilog kasedhiya.
   4. Kanggo Target Development Kit pilih Arria 10 GX FPGA Development Kit (Produksi Silicon).
      Cathetan: Nalika sampeyan milih kit iki, desain hardware example overwrites pilihan piranti sadurunge karo piranti ing Papan target. Nalika sampeyan nggawe desain example, piranti lunak Intel Quartus Prime nggawe Intel
      Proyek Quartus Prime, setelan, lan tugas pin kanggo papan sing sampeyan pilih. Yen sampeyan ora pengin piranti lunak ngarahake papan tartamtu, pilih Ora Ana.
8. Klik Generate Examptombol Desain

Ngerti Testbench

Altera nyedhiyakake ex desainample karo inti HMC Controller IP. Desain exampkasedhiya kanggo simulasi inti IP lan kompilasi. Desain example ing simulasi fungsi minangka HMC Controller IP testbench inti.
Yen sampeyan ngeklik Generate Example Desain ing editor parameter HMC Controller, piranti lunak Quartus Prime ngasilake testbench demonstrasi. Editor parameter njaluk sampeyan lokasi testbench sing dikarepake.
Kanggo simulasi testbench, sampeyan kudu nyedhiyani dhewe HMC bis model fungsi (BFM). Altera nguji desain example testbench karo Micron Hybrid Memory Cube BFM. Testbench ora kalebu modul master I2C, amarga Micron HMC BFM ora ndhukung lan ora mbutuhake konfigurasi dening modul I2C.
Ing simulasi, testbench ngontrol TX PLL lan antarmuka path data kanggo nindakake urutan tumindak ing ngisor iki:

1. Konfigurasi HMC BFM karo tingkat data inti HMC Controller IP lan jembaré saluran, ing Response Open Loop Mode.
2. Nggawe link antarane BFM lan inti IP.
3. Ngarahake saben papat port inti IP kanggo nulis patang paket data menyang BFM.
4. Ngarahake inti IP kanggo maca maneh data saka BFM.
5. Priksa manawa data sing diwaca cocog karo data sing ditulis.
6. Yen data cocog, nampilake TEST_PASSED.

Simulating Design Examping Testbench
Gambar 1-6: Tata cara

Tindakake langkah iki kanggo simulasi testbench:

1. Ing baris printah, ganti menyangample>/sim direktori.
2. Ketik nggawe skrip.
3. Ketik salah sawijining perintah ing ngisor iki, gumantung saka simulator sampeyan:
4. Kanggo view asil simulasi:
   1. Nalika sampeyan mbukak testbench ing salah siji saka telung simulator sing didhukung, script nglakokaké urutan testbench lan log aktivitas simulator ing.ampdirektori>/example_ design/sim/ .log. yaiku "vsim", "ncsim", utawa "vcs".
   2. Nalika sampeyan mbukak testbench ing salah siji saka telung simulator didhukung, script ngasilake gelombang file. Sampeyan bisa mbukak printah make _gui kanggo mbukak gelombang ing wangun gelombang khusus simulator viewer.
      Kanggo view wangun gelombang file ing simulator sampeyan, ketik salah siji saka printah ing ngisor iki:

      Lisensi Simulator Mentor Graphics ModelSim	Command Line nggawe vsim_gui	wangun gelombang File <design exampdirektori >/example_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Lingkungan Visual	nggawe vcs_gui	<design exampdirektori >/example_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	nggawe ncsim_gui	<design exampdirektori >/example_design/sim/ cadence/hmcc_wf.shm
5. Analisis asil. Testbench sing sukses ngirim lan nampa sepuluh paket saben port, lan nampilake Test_PASSED "

Nyetel Papan

Nggawe papan kanggo mbukak desain hardware example.
Cathetan: Priksa manawa daya dipateni sadurunge ngganti setelan.

1. Setel saklar DIP ing kertu putri kaya ing ngisor iki:
2. Setel saklar DIP SW1 kanggo nunjukake ID kubus 0:
   

   Ngalih	Fungsi	Setelan
   1	CUB[0]	Mbukak
   2	CUB[1]	Mbukak
   3	CUB[2]	Mbukak
   4	—	Ora peduli

Setel DIP switch SW2 kanggo nemtokake setelan jam:

Ngalih	Fungsi	Setelan
1	CLK1_FSEL0	Bukak (125 MHz)
2	CLK1_FSEL1	Bukak (125 MHz)
3	CLK1_SEL	Bukak (Kristal)
4	—	Ora peduli

• Sambungake kertu putri HMC menyang Arria 10 FPGA Development Kit nggunakake konektor J8 lan J10 kertu putri.
• Setel jumper ing Arria 10 GX FPGA Development Kit:
• Tambah shunt menyang jumper J8 kanggo milih 1.5 V minangka setelan VCCIO kanggo konektor FMC B.
• Tambah shunt menyang jumper J11 kanggo milih 1.8 V minangka setelan VCCIO kanggo konektor FMC A.

Nyusun lan Nguji Desain Examping Hardware

Kanggo ngumpulake lan mbukak test demonstrasi ing desain hardware example, tindakake langkah iki

1. Priksa manawa desain hardware example generasi lengkap.
2. Ing piranti lunak Quartus Prime, bukak proyek Quartus Primeample_design_install_dir> /misample_design/par/hmcc_example.qpf.
3. Ing Dashboard Compilation, klik Compile Design (Intel Quartus Prime Pro Edition) utawa pilih Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Sawise sampeyan generate .sof, tindakake langkah iki kanggo program ex desain hardwareamping piranti Arria 10:
   1. Pilih Tools > Programmer.
   2. Pada Programmer, klik Hardware Setup.
   3. Pilih piranti pemrograman.
   4. Pilih lan tambahake Arria 10 GX FPGA Development Kit sing bisa nyambungake sesi Quartus Prime.
   5. Priksa manawa Mode disetel menyang JTAG.
   6. Klik Deteksi Otomatis banjur pilih piranti apa wae.
   7. Klik kaping pindho piranti Arria 10.
   8. Bukak .sof ingample_design_install_dir>/example_design/par/output_ files,
      Cathetan: Piranti lunak Quartus Prime ngganti piranti menyang .sof.
   9. Ing baris karo .sof Panjenengan, mriksa kothak ing Program / Konfigurasi kolom.
   10. Klik Mulai.
   11. Sawise piranti lunak configures piranti karo desain hardware example, mirsani LED Papan:
       1. LED abang sing kedhip-kedhip tegese desain wis mlaku.
       2. Loro LED ijo sing cedhak karo LED sing kedhip abang nuduhake manawa tautan HMC diwiwiti lan tes kasebut lulus.
       3. Siji LED abang sing cedhak karo LED sing kedhip abang nuduhake yen tes kasebut gagal.
   12. Opsional. Gunakake System Console testbench kanggo mirsani output test tambahan.
       Cathetan: Gunakake System Console kanggo ngawasi sinyal status ing ex desainample nalika Papan disambungake menyang komputer liwat JTAG antarmuka. Sistem Console nuduhake status LED Papan kanggo ngawasi remot, status initialization kanggo saben langkah, lan status saben port request generator lan nanggepi checker. Sistem Console uga menehi antarmuka kanggo miwiti utawa miwiti maneh tes.
       1. Pilih Tools > System Debugging Tools > System Console.
       2. Ing Konsol Sistem, pilih File > Eksekusi Script.
       3. Bukak ing file <cthample_design_install_dir>/example_design / par / sysconsole_ testbench.tcl.
       4. Piranti lunak ngemot output tes grafis. Pilih Miwiti maneh kanggo mbukak tes maneh.

Nyusun lan Nguji Desain Examping Hardware

Desain Controller Cube memori Sato

Desain Example Katrangan

Desain example nduduhake fungsi saka inti Sato memori Cube Controller IP. Sampeyan bisa generate desain saka Examptab Desain saka antarmuka panganggo grafis Hibrid Memory Cube Controller (GUI) ing editor parameter IP.

Fitur

• I2C master lan mesin negara initialization I2C kanggo kertu putri HMC lan konfigurasi HMC
• ATX PLL lan transceiver recalibration mesin negara
• Njaluk generator
• Njaluk monitor
• Antarmuka Konsol Sistem

Persyaratan Hardware lan Piranti Lunak
Altera nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba desain example:

• Piranti lunak Intel Quartus Prime
• Konsol Sistem
• ModelSim-AE, Modelsim-SE, NCsim (mung Verilog HDL), utawa simulator VCS
• Arria 10 GX FPGA Development Kit
• kertu putri HMC

Deskripsi Fungsional

Altera nyedhiyakake ex desain kompilasi-siapample karo inti HMC Controller IP. Desain iki example Doel Arria 10 GX FPGA Development Kit karo kertu putri HMC disambungake liwat konektor FMC.
Sampeyan bisa nggunakake desain minangka mantanample kanggo sambungan bener saka inti IP kanggo desain, utawa minangka desain wiwitan sampeyan bisa ngatur kanggo syarat desain dhewe. Desain example kalebu modul master I2C, modul recalibration PLL / CDR, siji transceiver external inti PLL IP, lan logika kanggo generate lan mriksa transaksi. Desain example nganggep piranti Micron HMC 15G-SR HMC, kang fo aurlpiranti tinta, ing kertu putri. Desain example kalebu siji Kayata saka inti IP lan nyambung menyang link siji ing piranti HMC. Gambar 2-1: Desain Kontroler HMC ExampDiagram Blok

Sawise sampeyan ngatur Arria 10 FPGA karo ex desainample, I2C controller ngatur generator jam ing Papan lan piranti HMC. Nalika kalibrasi rampung, desain example calibrates ATX PLL. Sajrone operasi, generator request ngasilake maca lan nulis printah sing HMC Controller IP inti banjur proses. Monitor panjalukan njupuk respon saka inti IP lan mriksa kanggo bener.

Sinyal Antarmuka
Tabel 2-1: HMC Controller IP Core Design Example Sinyal

Jeneng Sinyal clk_50	arah Input	Jembar (Bit) 1	Katrangan 50 MHz input jam.
hssi_refclk	Input	1	jam referensi CDR kanggo HMC lan HMCC IP inti.

Jeneng Sinyal hmc_lxrx	arah Input	Jembar (Bit) Jumlah Saluran (16 utawa 8)	Katrangan FPGA transceiver nampa pin.
hmc_lxtx	Output	Jumlah Saluran (16 utawa 8)	FPGA transceiver ngirim pin.
hmc_ctrl_lxrxps	Input	1	FPGA transceiver daya ngirit kontrol.
hmc_ctrl_lxtxps	Output	1	HMC transceiver daya ngirit kontrol.
hmc_ctrl_ferr_n	Input	1	HMC FERR_N output.
hmc_ctrl_p_rst_n	Output	1	HMC P_RST_N input.
hmc_ctrl_scl	Dwi Arah	1	jam konfigurasi HMC I2C.
hmc_ctrl_sda	Dwi Arah	1	Data konfigurasi HMC I2C.
fmc0_scl	Output	1	Ora dienggo. Didorong kurang kanggo nglindhungi FPGA I / O pin saka 3.3 V pullup ing kertu putri.
fmc0_sda	Output	1	Ora dienggo. Didorong kurang kanggo nglindhungi FPGA I / O pin saka 3.3 V pullup ing kertu putri.
tombol_tekan	Input	1	Input tombol push digunakake kanggo reset.
deg-degan_n	Output	1	Output LED detak jantung.
link_init_complete_n	Output	1	Link inisialisasi output LED lengkap.
tes_lulus_n	Output	1	Test lulus output LED.
test_gagal_n	Output	1	Tes output LED gagal.

Desain Example Register Peta
Tabel 2-2: HMC Controller IP Core Design Example Register Peta

Nulis kanggo ndhaftar iki ngreset desain.

bit 1:0	Jeneng Field Jumlah Port	Jinis RO	Nilai ing Reset beda-beda	Katrangan Jumlah port kanggo conto inti IP.
7:2	dilindhungi	RO	0x00

Tabel 2-4: BOARD_LEDs Register
Register iki nuduhake status LED Papan

bit 0	Jeneng Field Tes Gagal	Jinis RO	Nilai ing Reset 0x00	Katrangan Tes gagal.
1	Tes Lulus	RO	0x00	Tes lulus.
2	Inisialisasi Link HMCC Rampung	RO	0x00	Inisialisasi link HMC rampung lan siap kanggo lalu lintas.
3	Detak jantung	RO	0x00	Ngalih nalika desain mlaku.
7:4	dilindhungi	RO	0x00

Tabel 2-5: TEST_INITIALIZATION_STATUS Register

bit 0	Jeneng Field Set Generator Jam I2C	Jinis RO	Nilai ing Reset 0x00	Katrangan Generator jam onboard dikonfigurasi.
1	ATX PLL lan Transceiver Recalibration Rampung	RO	0x00	ATX PLL lan transceiver dikalibrasi maneh menyang jam input.
2	I2C HMC Konfigurasi Rampung	RO	0x00	Konfigurasi piranti HMC liwat I2C lengkap.
3	Inisialisasi Link HMC Rampung	RO	0x00	Inisialisasi link HMC rampung lan siap kanggo lalu lintas.
7:4	dilindhungi	RO	0x00

Tabel 2-6: Register PORT_STATUS

bit 0	Jeneng Field Port 0 Panjaluk OK	Jinis RO	Nilai ing Reset 0x00	Katrangan Port 0 request generasi lengkap.
1	Port 0 Responses OK	RO	0x00	Port 0 mriksa respon liwati.
2	Port 1 Panjaluk OK	RO	0x00	Port 1 request generasi lengkap.
3	Port 1 Responses OK	RO	0x00	Port 1 mriksa respon liwati.

bit 4	Jeneng Field Port 2 Panjaluk OK	Jinis RO	Nilai ing Reset 0x00	Katrangan Port 2 request generasi lengkap.
5	Port 2 Responses OK	RO	0x00	Port 2 mriksa respon liwati.
6	Port 3 Panjaluk OK	RO	0x00	Port 3 request generasi lengkap.
7	Port 4 Responses OK	RO	0x00	Port 3 mriksa respon liwati.

Informasi Tambahan

Desain Kontroler HMC Example Riwayat Revisi Pandhuan pangguna
Tabel A-1: ​​Riwayat Revisi Dokumen
Summarizes fitur anyar lan owah-owahan ing ex desainample guide pangguna kanggo HMC Controller IP inti.

Tanggal	Versi ACDS	Owah-owahan
2016.05.02	16.0	Rilis wiwitan.

Cara Hubungi Intel
Tabel A-2: Carane Hubungi Intel
Kanggo nemokake informasi paling anyar babagan produk Intel, deleng tabel iki. Sampeyan uga bisa ngubungi kantor dodolan Intel utawa wakil dodolan lokal.

Kontak	Cara Kontak	alamat
Dhukungan teknis	Websitus	www.altera.com/support
Latihan teknis	Websitus	www.altera.com/training
	Email	FPGATraining@intel.com
Literatur produk	Websitus	www.altera.com/literature
Dukungan nonteknis: umum	Email	nacomp@altera.com

Kontak   Dhukungan nonteknis: lisensi piranti lunak

Cara Kontak   Email

alamat   authorization@altera.com

Informasi sing gegandhengan

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Konvensi Tipografi

Tabel A-3: Konvensi Tipografi
Dhaptar konvensi tipografi sing digunakake ing dokumen iki

Lambang Umpan Balik ngidini sampeyan ngirim umpan balik menyang Altera babagan dokumen kasebut. Cara kanggo ngumpulake umpan balik beda-beda miturut saben dokumen

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus lan Stratix tembung lan logo iku merek dagang saka Intel Corporation utawa anak perusahaan ing AS lan/utawa negara liyane. Intel njamin kinerja FPGA lan produk semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan kanggo produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya
101 Innovation Drive, San Jose, CA 95134

Dianyari pungkasan kanggo Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Drive Inovasi
San Jose, CA 95134
www.altera.com

Dokumen / Sumber Daya

ALTERA Arria 10 Sato memori Cube Controller Design Example [pdf] Pandhuan pangguna Arria 10 Sato memori Cube Controller Design Example, Arria 10, Sato memori Cube Controller Design Example, Desain Controller Example, Desain Example

Referensi

• Manual pangguna