ALTERA Arria 10 Hybrid Memory Cube Controller Design Example
د هایبرډ حافظې مکعب کنټرولر ډیزاین Exampد کارونکي لارښود د HMC کنټرولر هارډویر ډیزاین ډیزاین او کارولو په اړه معلومات وړاندې کويample. لارښود د Quartus Prime Design Suite 16.0 لپاره تازه شوی او وروستی ځل د می په 2، 2016 کې تازه شوی.
ډیزاین Exampد ګړندي پیل لارښود د HMC کنټرولر ډیزاین تالیف کولو ، سمولو ، تولید کولو او ازموینې لپاره ګام په ګام لارښوونې وړاندې کويample. د یو اوور لپاره 1-1 شکل ته مراجعه وکړئview د پرمختیایي ګامونو څخه.
ډیزاین Exampلی تفصیل
د HMC کنټرولر هارډویر ډیزاین example کې بیلابیل برخې شاملې دي لکه د بورډ اریریا 10 وسیله، د HMC کنټرولر IP کور، ساعتونه او بیا تنظیم کول TX PLLs، د ډیټا لارې غوښتنې جنراتور او د غبرګون مانیټر، TX/TX FIFO MAC، RX MAC، ټیسټ Avalon-MM کنټرول او LEDs، د کنټرولر حالت انٹرفیس ، Avalon-MM I 2C ماسټر، د پیل کولو ریاست ماشین، د TX لین سویپر، ټرانسسیور x16، RX لین سویپر، Arria 10 Transceiver Reconfiguration Interface، او HMC وسیله. د پخوانيampلی ډیزاین د HMC لور کارت سره د Arria 10 GX FPGA پراختیایی کټ کې په سمه توګه کار کولو لپاره ځانګړي ترتیباتو ته اړتیا لري.
اضافي معلومات
د اضافي معلوماتو برخه د تولید شوي ډیزاین مثال لپاره د لارښود جوړښت په اړه توضیحات وړاندې کويample، د کارونکي لارښود د بیاکتنې تاریخ، په لارښود کې کارول شوي ټایپوګرافیک کنوانسیونونه، او د ملاتړ لپاره د انټیل سره څنګه اړیکه ونیسئ.
د محصول کارولو لارښوونې
د HMC کنټرولر هارډویر ډیزاین ex کارولو لپاره لاندې لارښوونې تعقیب کړئampLe:
- ډیزاین تالیف کړئ exampد سمیلیټر په کارولو سره
- د فعالیت سمول ترسره کول
- ډیزاین تولید کړئ example
- ډیزاین تالیف کړئ exampد Quartus Prime په کارولو سره
- د هارډویر ډیزاین ازموینه وکړئ
په یاد ولرئ چې د هارډویر ترتیب او ازموینه files د ډیزاین لپاره example په /ex کې موقعیت لريample_design/par، پداسې حال کې چې سمول files په /ex کې موقعیت لريample_design/sim.
د دې لپاره چې تاسو پوه شئ چې څنګه د هایبرډ حافظې مکعب کنټرولر IP کور وکاروئ ، کور د سمولو وړ ټیسټ بینچ او د هارډویر ډیزاین وړاندې کوي.ample چې د تالیف او هارډویر ازموینې ملاتړ کوي. کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي. تاسو کولی شئ تالیف شوی ډیزاین د Intel® Arria® 10 GX FPGA پرمختیا کټ ته ډاونلوډ کړئ.
اړوند معلومات
د هایبرډ حافظې مکعب کنټرولر IP کور کارونکي لارښود
ډیزاین Exampد لارښود جوړښت
د هارډویر ترتیب او ازموینه files (د هارډویر ډیزاین example) کې موقعیت لريample_ design_install_dir>/example_design/par. سمول files (یوازې د سمولو لپاره ټیسټ بینچ) په کې موقعیت لريample_design_install_dir>/example_design/sim.
ډیزاین Exampد اجزاو
د HMC کنټرولر هارډویر ډیزاین exampپه دې کې لاندې اجزا شامل دي:
- د HMC کنټرولر IP کور د CDR حوالې ساعت سره 125 MHz ته ټاکل شوی او د ډیفالټ RX نقشه کولو او TX نقشه کولو تنظیماتو سره.
نوټ: د ډیزاین example دې ترتیباتو ته اړتیا لري ترڅو د HMC لور کارت سره د Arria 10 GX FPGA پراختیایی کټ کې په سمه توګه کار وکړي. - د پیرودونکي منطق چې د IP کور برنامه همغږي کوي ، او د پیکټ تولید او چیک کول.
- JTAG کنټرولر چې د الټرا سیسټم کنسول سره اړیکه نیسي. تاسو د سیسټم کنسول له لارې د پیرودونکي منطق سره اړیکه ونیسئ.
کلید لیست کوي files چې د پخواني پلي کويample testbench.
| /src/hmcc_example.sv | د لوړې کچې هارډویر ډیزاین example file. |
| /sim/hmcc_tb.sv | لوړ پوړ file د سمولو لپاره. |
| د ټیسټ بینچ سکریپټونه
یادونه: چمتو شوي جوړونه وکاروئfile د دې سکریپټونو د جوړولو لپاره. |
|
| /sim/run_vsim.do | د ټیسټ بینچ چلولو لپاره د ماډل سیم سکریپټ. |
| /sim/run_vcs.sh | د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ. |
| /sim/run_ncsim.sh | Cadence NCSim سکریپټ د ټیسټ بینچ چلولو لپاره. |
د ډیزاین تولید کول Example
شکل 1-5: مثالampد هایبرډ حافظې کیوب کنټرولر پیرامیټر ایډیټر کې د ډیزاین ټب
د Arria 10 هارډویر ډیزاین تولید لپاره دا مرحلې تعقیب کړئample او testbench:
- په IP کتلاګ (وسیلې> IP کتلاګ) کې، د Arria 10 هدف وسیلې کورنۍ غوره کړئ.
- په IP کتلاګ کې، د هایبرډ حافظې مکعب کنټرولر ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
- د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .qsys.
- تاسو باید د وسیلې په ساحه کې یو ځانګړی Arria 10 وسیله غوره کړئ ، یا د کوارټس پریم سافټویر غوره کولو ډیفالټ وسیله وساتئ.
- په OK کلیک وکړئ. د IP پیرامیټر مدیر څرګندیږي.
- په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
- په Exampد ډیزاین ټب کې، د ډیزاین مثال لپاره لاندې ترتیبات غوره کړئampLe:
- د انتخاب ډیزاین لپاره، د HMCC لور بورډ اختیار غوره کړئ.
- د Exampد ډیزاین Files، د ټیسټ بینچ تولید لپاره د سمولیشن اختیار غوره کړئ، او د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئample.
- د تولید شوي HDL فارمیټ لپاره، یوازې ویریلوګ شتون لري.
- د هدف پرمختیا کټ لپاره د Arria 10 GX FPGA پرمختیا کټ (د تولید سیلیکون) غوره کړئ.
نوټ: کله چې تاسو دا کټ غوره کړئ، د هارډویر ډیزاین example د هدف په تخته کې د وسیلې سره ستاسو پخوانۍ وسیلې انتخاب له سره لیکي. کله چې تاسو ډیزاین تولید کړئ example، د Intel Quartus Prime سافټویر Intel جوړوي
د کوارټس پرائم پروژه ، تنظیم کول ، او د هغه بورډ لپاره چې تاسو غوره کړی د پن دندې. که تاسو نه غواړئ سافټویر یو ځانګړی بورډ په نښه کړي، هیڅ نه وټاکئ.
- په تولید کې کلیک وکړئampد ډیزاین تڼۍ
د ټیسټ بینچ پوهیدل
الټرا یو ډیزاین وړاندې کويampد HMC کنټرولر IP کور سره. ډیزاین example ستاسو د IP کور سمولو او تالیف لپاره دواړه شتون لري. ډیزاین exampد سمولیشن دندو کې د HMC کنټرولر IP کور ټیسټ بینچ په توګه.
که تاسو کلیک وکړئ تولید Exampد HMC کنټرولر پیرامیټر ایډیټر کې ډیزاین ، د کوارټس پریم سافټویر د مظاهرې ټیسټ بینچ رامینځته کوي. د پیرامیټر مدیر تاسو ته د ټیسټ بینچ مطلوب موقعیت لپاره هڅوي.
د ټیسټ بینچ سمولو لپاره، تاسو باید خپل د HMC بس فعالیت ماډل (BFM) چمتو کړئ. الټرا د ډیزاین پخوانی ازموینه کويampلی ټیسټ بینچ د مایکرون هایبرډ حافظې مکعب BFM سره. په ټیسټ بینچ کې د I2C ماسټر ماډل شامل ندي ، ځکه چې مایکرون HMC BFM ملاتړ نه کوي او د I2C ماډل لخوا ترتیب ته اړتیا نلري.
په سمولیشن کې، ټیسټ بینچ د TX PLL کنټرولوي او د معلوماتو لار انٹرفیس د لاندې عملونو ترسره کولو لپاره:
- د HMC BFM د HMC کنټرولر IP کور ډیټا نرخ او چینل عرض سره تنظیموي ، د ځواب خلاص لوپ حالت کې.
- د BFM او IP کور ترمنځ اړیکه رامینځته کوي.
- د IP کور څلور بندرونو ته لارښوونه کوي چې BFM ته د ډیټا څلور پاکټونه ولیکي.
- د BFM څخه ډاټا بیرته لوستلو لپاره IP کور ته لارښوونه کوي.
- چک کوي چې د لوستلو ډاټا د لیکلو ډاټا سره سمون لري.
- که ډاټا سره سمون خوري، TEST_PASSED ښکاره کوي.
د ډیزاین سمول کول Example Testbench
شکل 1-6: طرزالعمل
د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ:
- د کمانډ لاین کې، ته بدل کړئample>/sim لارښود.
- ډول ډول سکریپټونه جوړ کړئ.
- د لاندې کمانډونو څخه یو ټایپ کړئ، ستاسو د سمیلیټر پورې اړه لري:
- ته view د سمولو پایلې:
- کله چې تاسو په دریو ملاتړ شوي سمیلیټرونو کې ټیسټ بینچ چلوئ ، نو سکریپټ د ټیسټ بینچ ترتیب اجرا کوي او د سمیلیټر فعالیت په کې لاګ کوي.ample لارښود>/example_ ډیزاین/سم/ .log. "vsim"، "ncsim"، یا "vcs" دی.
- کله چې تاسو د درې ملاتړ شوي سمیلیټرونو څخه په هر یو کې ټیسټ بینچ چلوئ ، سکریپټ یو څپې رامینځته کوي file. تاسو کولی شئ کمانډ جوړ کړئ _gui د سمیلیټر ځانګړي څپې شکل کې د څپې بارولو لپاره viewer.
ته view څپې file په خپل سمیلیټر کې، د لاندې کمانډونو څخه یو ټایپ کړئ:د سیمال جواز د مینټر ګرافیک ماډل سیم
د قوماندې کرښه vsim_gui جوړ کړئ
څپې File <design exampد لارښود>/example_design/sim/ mentor/hmcc_wf.wlf
Synopsys کشف بصری چاپیریال vcs_gui جوړ کړئ <design exampد لارښود>/example_design/sim/ hmcc_wf.vpd Cadence SimVision Waveform ncsim_gui جوړ کړئ <design exampد لارښود>/example_design/sim/ cadence/hmcc_wf.shm
- پایلې تحلیل کړئ. بریالۍ ټیسټ بینچ په هر بندر کې لس پاکټونه لیږي او ترلاسه کوي ، او ټیسټ_PASSED ښیې"
د بورډ تنظیم کول
د هارډویر ډیزاین چلولو لپاره بورډ تنظیم کړئ example.
نوټ: ډاډ ترلاسه کړئ چې مخکې له دې چې تاسو کوم ترتیبات بدل کړئ بریښنا بنده ده.
- د لور کارت کې د DIP سویچونه په لاندې ډول تنظیم کړئ:
- د کیوب ID 1 ښودلو لپاره د DIP سویچ SW0 تنظیم کړئ:
سویچ فعالیت ترتیب 1 کب [0] خلاص 2 کب [1] خلاص 3 کب [2] خلاص 4 — پروا نه کوي
د ساعت ترتیباتو مشخص کولو لپاره د DIP سویچ SW2 تنظیم کړئ:
| سویچ | فعالیت | ترتیب |
| 1 | CLK1_FSEL0 | خلاص (125 MHz) |
| 2 | CLK1_FSEL1 | خلاص (125 MHz) |
| 3 | CLK1_SEL | خلاص (کرسټال) |
| 4 | — | پروا نه کوي |
- د لور کارت د J10 او J8 نښلونکو په کارولو سره د HMC لور کارت د Arria 10 FPGA پراختیایی کټ سره وصل کړئ.
- د Arria 10 GX FPGA پرمختیا کټ کې جمپرونه تنظیم کړئ:
- د FMC نښلونکي B لپاره د VCCIO ترتیب په توګه 8 V غوره کولو لپاره J1.5 جمپر ته شانټ اضافه کړئ.
- د FMC نښلونکي A لپاره د VCCIO ترتیب په توګه 11 V غوره کولو لپاره J1.8 جمپر ته شانټ اضافه کړئ.
د ډیزاین تالیف او ازموینه کول Example په هارډویر کې
د هارډویر ډیزاین کې د مظاهرې ازموینې تالیف او چلولو لپاره exampاو، دا ګامونه تعقیب کړئ
- د هارډویر ډیزاین ډاډ ترلاسه کړئ exampد نسل بشپړ دی.
- د Quartus Prime سافټویر کې، د Quartus Prime پروژه خلاص کړئample_design_install_dir> /example_design/par/hmcc_example.qpf.
- د تالیف په ډشبورډ کې، د تالیف ډیزاین (Intel Quartus Prime Pro Edition) کلیک وکړئ یا د پروسس کولو> پیل تالیف (Intel Quartus Prime Standard Edition) غوره کړئ.
- وروسته له دې چې تاسو .sof تولید کړئ، دا ګامونه تعقیب کړئ ترڅو د هارډویر ډیزاین ډیزاین پروګرام کړئampد ارریا 10 وسیله کې:
- وسیلې> پروګرامر غوره کړئ.
- په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
- د پروګرام کولو وسیله غوره کړئ.
- د Arria 10 GX FPGA پرمختیا کټ وټاکئ او اضافه کړئ کوم چې ستاسو د کوارټس پرائم سیشن سره وصل کیدی شي.
- ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
- په اتوماتیک کشف کلیک وکړئ او هر وسیله غوره کړئ.
- د Arria 10 وسیله دوه ځله کلیک وکړئ.
- په .sof خلاص کړئample_design_install_dir>/example_design/par/output_ files,
نوټ: د Quartus Prime سافټویر وسیله په .sof کې یو ته بدلوي. - د خپل .sof سره په قطار کې، د پروګرام/تنظیم کولو کالم کې بکس چیک کړئ.
- په پیل کلیک وکړئ.
- وروسته له دې چې سافټویر وسیله د هارډویر ډیزاین سره تنظیم کړي exampد تختې LEDs وګورئ:
- یو ځلیدونکی سور LED په ګوته کوي چې ډیزاین روان دی.
- دوه شنه LEDs د سور ړنګیدونکي LED سره نږدې دا په ګوته کوي چې د HMC لینک پیل شوی او ازموینه تیره شوې.
- یو سور LED د سور روښانه کولو LED ته نږدې دا په ګوته کوي چې ازموینه ناکامه شوې.
- اختیاري. د اضافي ازموینې محصول لیدو لپاره د سیسټم کنسول ټیسټ بینچ وکاروئ.
یادونه: په ډیزاین کې د حالت سیګنالونو څارلو لپاره د سیسټم کنسول وکاروئample کله چې بورډ ستاسو کمپیوټر سره د J له لارې وصل ويTAG انٹرفیس د سیسټم کنسول د لیرې څارنې لپاره د بورډ LED حالت ښیې، د هر ګام لپاره د پیل کولو حالت، او د هر بندر غوښتنې جنراتور او ځواب چیکر حالت. د سیسټم کنسول د ازموینې پیل یا بیا پیل کولو لپاره یو انٹرفیس هم چمتو کوي.- وسیلې غوره کړئ> د سیسټم ډیبګ کولو وسیلې> سیسټم کنسول.
- د سیسټم کنسول کې، غوره کړئ File > سکریپټ اجرا کړئ.
- خلاص کړئ file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
- سافټویر د ګرافیکي ازموینې محصول باروي. د بیا ازموینې د چلولو لپاره بیا پیل غوره کړئ.
د ډیزاین تالیف او ازموینه کول Example په هارډویر کې
د هایبرډ حافظې مکعب کنټرولر ډیزاین
ډیزاین Exampلی تفصیل
ډیزاین example د هایبرډ حافظې مکعب کنټرولر IP کور فعالیت ښیې. تاسو کولی شئ ډیزاین د Ex څخه تولید کړئampد IP پیرامیټر مدیر کې د هایبرډ حافظې مکعب کنټرولر ګرافیکي کارونکي انٹرفیس (GUI) ډیزاین ټب.
ځانګړتیاوې
- د HMC لور کارت او HMC ترتیب لپاره I2C ماسټر او I2C ابتدایی ریاست ماشین
- د ATX PLL او ټرانسیور د بیاکتنې ریاست ماشین
- د جنراتور غوښتنه وکړئ
- د نظارت غوښتنه وکړئ
- د سیسټم کنسول انٹرفیس
د هارډویر او سافټویر اړتیاوې
الټرا د ډیزاین ازموینې ازموینې لپاره لاندې هارډویر او سافټویر کارويampLe:
- د Intel Quartus Prime سافټویر
- د سیسټم کنسول
- ModelSim-AE، Modelsim-SE، NCsim (یوازې Verilog HDL)، یا VCS سمیلیټر
- Arria 10 GX FPGA پراختیایی کټ
- د HMC لور کارت
فعالیت توضیحات
الټرا د تالیف لپاره چمتو ډیزاین وړاندې کويampد HMC کنټرولر IP کور سره. دا ډیزاین example د FMC نښلونکو له لارې د HMC لور کارت سره د Arria 10 GX FPGA پراختیایی کټ په نښه کوي.
تاسو کولی شئ ډیزاین د پخواني په توګه وکاروئampستاسو د ډیزاین سره ستاسو د IP کور د سمې پیوستون لپاره، یا د سټارټر ډیزاین په توګه تاسو کولی شئ د خپل ډیزاین اړتیاو لپاره دودیز کړئ. ډیزاین example کې د I2C ماسټر ماډل شامل دي، د PLL/CDR بیاکتنې ماډل، یو بهرنی ټرانسیور PLL IP کور، او د معاملو د پیدا کولو او چک کولو منطق. ډیزاین example د مایکرون HMC 15G-SR HMC وسیله په غاړه اخلي، کوم چې یو ایف دیurlد رنګ وسیله، په لور کارت کې. ډیزاین example کې د IP کور یوه بیلګه شامله ده او د HMC وسیله کې یو واحد لینک سره وصل کیږي. شکل 2-1: د HMC کنټرولر ډیزاین Exampد بلاک ډیاګرام
وروسته له دې چې تاسو د ډیزاین ex سره د Arria 10 FPGA تنظیم کړئampد I2C کنټرولر په تخته کې د ساعت جنراتورونه او د HMC وسیله تنظیموي. کله چې کیلیبریشن بشپړ شي، ډیزاین example د ATX PLL اندازه کوي. د عملیاتو په جریان کې، د غوښتنې جنریټر د لوستلو او لیکلو امرونه تولیدوي چې د HMC کنټرولر IP کور بیا پروسس کوي. د غوښتنې څارونکي د IP کور څخه ځوابونه نیسي او د سموالي لپاره یې ګوري.
د انٹرفیس سیګنالونه
جدول 2-1: د HMC کنټرولر IP کور ډیزاین Exampلی سیګنالونه
| د سیګنال نوم
clk_50 |
هدایت
داخلول |
عرض (بټ)
1 |
تفصیل
50 MHz د ننوتلو ساعت. |
| hssi_refclk | داخلول | 1 | د HMC او HMCC IP کور لپاره د CDR حوالې ساعت. |
| د سیګنال نوم
hmc_lxrx |
هدایت
داخلول |
عرض (بټ)
د چینل شمیر (16 یا 8) |
تفصیل
د FPGA ټرانسیور پنونه ترلاسه کوي. |
| hmc_lxtx | محصول | د چینل شمیر (16
یا 8) |
د FPGA ټرانسیور لیږد پنونه. |
| hmc_ctrl_lxrxps | داخلول | 1 | د FPGA ټرانسیور بریښنا خوندي کول کنټرول. |
| hmc_ctrl_lxtxps | محصول | 1 | د HMC ټرانسیور بریښنا خوندي کول کنټرول. |
| hmc_ctrl_ferr_n | داخلول | 1 | HMC FERR_N محصول. |
| hmc_ctrl_p_rst_n | محصول | 1 | HMC P_RST_N داخلول. |
| hmc_ctrl_scl | دوه اړخیز | 1 | د HMC I2C ترتیب کولو ساعت. |
| hmc_ctrl_sda | دوه اړخیز | 1 | د HMC I2C ترتیب ډاټا. |
| fmc0_scl | محصول | 1 | بې کاره. د لور کارت کې د 3.3 V پل اپ څخه د FPGA I/O پنونو ساتلو لپاره ټیټ چلول. |
| fmc0_sda | محصول | 1 | بې کاره. د لور کارت کې د 3.3 V پل اپ څخه د FPGA I/O پنونو ساتلو لپاره ټیټ چلول. |
| push_buton | داخلول | 1 | د بیا تنظیمولو لپاره د فشار تڼۍ ان پټ کارول کیږي. |
| زړه_زړه | محصول | 1 | د زړه ضربان LED محصول. |
| link_init_complete_n | محصول | 1 | د لینک پیل کول بشپړ LED محصول. |
| ازمایښت_پاس شوی_n | محصول | 1 | ازموینه د LED محصول پاس کړه. |
| ازموینه_ناکام_ن | محصول | 1 | د LED محصول ازموینه ناکامه شوه. |
ډیزاین Exampد راجستر نقشه
جدول 2-2: د HMC کنټرولر IP کور ډیزاین Exampد راجستر نقشه
دې راجسترونو ته لیکل ډیزاین بیا تنظیموي.
| بټس
1:0 |
د ساحې نوم
د پور شمیره |
ډول
RO |
په ری سیٹ کې ارزښت
توپیر لري |
تفصیل
د IP اصلي مثال لپاره د بندرونو شمیر. |
| 7:2 | ساتل شوی | RO | 0x00 |
جدول 2-4: BOARD_LEDs راجستر
دا راجستر د بورډ د LEDs حالت منعکس کوي
| بټس
0 |
د ساحې نوم
ازموینه ناکامه شوه |
ډول
RO |
په ری سیٹ کې ارزښت
0x00 |
تفصیل
ازموینه ناکامه شوه. |
| 1 | ازموینه تیره شوه | RO | 0x00 | ازموینه تیره شوه. |
| 2 | د HMCC لینک ابتکار بشپړ شو | RO | 0x00 | د HMC لینک پیل بشپړ او د ترافیک لپاره چمتو دی. |
| 3 | د زړه ټکان | RO | 0x00 | ټګل کوي کله چې ډیزاین روان وي. |
| 7:4 | ساتل شوی | RO | 0x00 |
جدول 2-5: TEST_INITIALIZATION_STATUS راجستر
| بټس
0 |
د ساحې نوم
د I2C ساعت جنراتور سیټ |
ډول
RO |
په ری سیٹ کې ارزښت
0x00 |
تفصیل
په تخته کې د ساعت جنراتورونه ترتیب شوي. |
| 1 | ATX PLL او د لیږدونکي بیاکتنې بشپړ شوي | RO | 0x00 | ATX PLL او ټرانسسیورونه د ان پټ ساعت ته بیا حساب شوي. |
| 2 | I2C HMC
ترتیب بشپړ شو |
RO | 0x00 | د I2C په اړه د HMC وسیلې ترتیب بشپړ شو. |
| 3 | د HMC لینک پیل بشپړ شو | RO | 0x00 | د HMC لینک پیل بشپړ او د ترافیک لپاره چمتو دی. |
| 7:4 | ساتل شوی | RO | 0x00 |
جدول 2-6: PORT_STATUS راجستر
| بټس
0 |
د ساحې نوم
پورټ 0 د سم غوښتنه کوي |
ډول
RO |
په ری سیٹ کې ارزښت
0x00 |
تفصیل
د پورټ 0 غوښتنه تولید بشپړ شو. |
| 1 | پورټ 0 ځوابونه سم | RO | 0x00 | د پورټ 0 ځواب چک کول تیر شول. |
| 2 | پورټ 1 د سم غوښتنه کوي | RO | 0x00 | د پورټ 1 غوښتنه تولید بشپړ شو. |
| 3 | پورټ 1 ځوابونه سم | RO | 0x00 | د پورټ 1 ځواب چک کول تیر شول. |
| بټس
4 |
د ساحې نوم
پورټ 2 د سم غوښتنه کوي |
ډول
RO |
په ری سیٹ کې ارزښت
0x00 |
تفصیل
د پورټ 2 غوښتنه تولید بشپړ شو. |
| 5 | پورټ 2 ځوابونه سم | RO | 0x00 | د پورټ 2 ځواب چک کول تیر شول. |
| 6 | پورټ 3 د سم غوښتنه کوي | RO | 0x00 | د پورټ 3 غوښتنه تولید بشپړ شو. |
| 7 | پورټ 4 ځوابونه سم | RO | 0x00 | د پورټ 3 ځواب چک کول تیر شول. |
اضافي معلومات
د HMC کنټرولر ډیزاین Exampد کارن لارښود بیاکتنې تاریخ
جدول A-1: د اسنادو بیاکتنې تاریخ
په ډیزاین کې نوي ځانګړتیاوې او بدلونونه لنډیز کويampد HMC کنټرولر IP کور لپاره د کارونکي لارښود.
| نیټه | د ACDS نسخه | بدلونونه |
| 2016.05.02 | 16.0 | ابتدايي خوشې کول. |
د انټیل سره څنګه اړیکه ونیسئ
جدول A-2: د انټیل سره څنګه اړیکه ونیسئ
د Intel محصولاتو په اړه د خورا تازه معلوماتو موندلو لپاره، دې جدول ته مراجعه وکړئ. تاسو کولی شئ د خپل محلي انټیل پلور دفتر یا د پلور نماینده سره هم اړیکه ونیسئ.
| اړیکه | د اړیکې میتود | پته |
| تخنیکي ملاتړ | Webسایټ | www.altera.com/support |
|
تخنیکي روزنه |
Webسایټ | www.altera.com/training |
| ایمیل | FPGATraining@intel.com | |
| د محصول ادب | Webسایټ | www.altera.com/literature |
| غیر تخنیکي ملاتړ: عمومي | ایمیل | nacomp@altera.com |
| اړیکه
غیر تخنیکي ملاتړ: د سافټویر جواز ورکول |
د اړیکې میتود
ایمیل |
پته
|
اړوند معلومات
- www.altera.com/support
- www.altera.com/training
- custrain@altera.com
- www.altera.com/literature
- nacomp@altera.com
- authorization@altera.com
د ټایپوګرافیک کنوانسیونونه
جدول A-3: د ټایپوګرافیک کنوانسیونونه
د ټایپوګرافیک کنوانسیونونه لیست کوي چې دا سند کاروي
د فیډبیک آئیکون تاسو ته اجازه درکوي د سند په اړه الټرا ته فیډبیک وسپارئ. د فیډبیک راټولولو میتودونه د هر سند لپاره مناسب وي
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، Altera، Arria، Cyclone، Enpirion، MAX، Nios، Quartus او Stratix ټکي او لوګو په متحده ایالاتو او/یا نورو هیوادونو کې د انټل کارپوریشن یا د هغې فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي
101 نوښت ډرایو، سان جوز، CA 95134
د کوارټس پرائم ډیزاین سویټ لپاره وروستی تازه شوی: 16.0
UG-20027
2016.05.02
101 د ابتکار ډرایو
سان جوز، CA 95134
www.altera.com
اسناد / سرچینې
 |
ALTERA Arria 10 Hybrid Memory Cube Controller Design Example [pdf] د کارونکي لارښود اریریا 10 هایبرډ میموری مکعب کنټرولر ډیزاین Example، Arria 10، Hybrid Memory Cube Controller Design Example، د کنټرولر ډیزاین Example، ډیزاین Example |