Conception de contrôleur de cube de mémoire hybride ALTERA Arria 10 Example
La conception du contrôleur de cube de mémoire hybride ExampLe Guide de l'utilisateur fournit des informations sur la conception et l'utilisation de la conception matérielle du contrôleur HMC.ample. Le guide est mis à jour pour Quartus Prime Design Suite 16.0 et a été mis à jour pour la dernière fois le 2 mai 2016.
L'ex du designample Guide de démarrage rapide fournit des instructions étape par étape pour compiler, simuler, générer et tester la conception du contrôleur HMC example. Reportez-vous à la Figure 1-1 pour plusview des étapes de développement.
Ex de conceptionample Descriptif
La conception matérielle du contrôleur HMC exampLe fichier comprend divers composants tels que le périphérique Board Arria 10, le noyau IP du contrôleur HMC, les horloges et les PLL TX de réinitialisation, le générateur de requêtes de chemin de données et le moniteur de réponse, le MAC FIFO TX/TX, le MAC RX, le contrôle et les LED de test Avalon-MM, l'interface d'état du contrôleur , maître Avalon-MM I 2C, machine d'état d'initialisation, permutateur de voie TX, émetteur-récepteur x16, permutateur de voie RX, interface de reconfiguration de l'émetteur-récepteur Arria 10 et dispositif HMC. Le EXampLa conception du fichier nécessite des paramètres spécifiques pour fonctionner correctement sur le kit de développement FPGA Arria 10 GX avec la carte fille HMC.
Informations Complémentaires
La section Informations supplémentaires fournit des détails sur la structure du répertoire pour la conception générée example, l'historique des révisions du guide de l'utilisateur, les conventions typographiques utilisées dans le guide et comment contacter Intel pour obtenir de l'aide.
Instructions d'utilisation du produit
Suivez les instructions ci-dessous pour utiliser la conception matérielle du contrôleur HMC.ample:
- Compiler le design example utilisant un simulateur
- Effectuer une simulation fonctionnelle
- Générer le design example
- Compiler le design exampfichier utilisant Quartus Prime
- Tester la conception matérielle
Notez que la configuration matérielle et le test files pour la conception example sont situés dans /example_design/par, tandis que la simulation files sont situés dans /example_design/sim.
Pour vous aider à comprendre comment utiliser le cœur IP du contrôleur de cube de mémoire hybride, le cœur comprend un banc de test simulable et une conception matérielle exampfichier qui prend en charge la compilation et les tests matériels. Lorsque vous générez la conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel. Vous pouvez télécharger la conception compilée dans le kit de développement FPGA Intel® Arria® 10 GX.
Informations connexes
Guide de l'utilisateur IP Core du contrôleur de cube de mémoire hybride
Ex de conceptionample Répertoire Structure
La configuration matérielle et le test files (la conception matérielle example) sont situés dansample_design_install_dir>/example_design/par. Le simulateur files (banc de test pour la simulation uniquement) sont situés dansample_design_install_dir>/example_design/sim.
Ex de conceptionamples composants
La conception matérielle du contrôleur HMC example comprend les composants suivants :
- Cœur IP du contrôleur HMC avec horloge de référence CDR réglée sur 125 MHz et avec les paramètres de mappage RX et de mappage TX par défaut.
Note: La conception exampLe fichier nécessite ces paramètres pour fonctionner correctement sur le kit de développement FPGA Arria 10 GX avec la carte fille HMC. - Logique client qui coordonne la programmation du cœur IP, ainsi que la génération et la vérification des paquets.
- JTAG contrôleur qui communique avec la console système Altera. Vous communiquez avec la logique client via la console système.
Liste la clé files qui implémentent l'example banc d'essai.
| /src/hmcc_example.sv | Conception matérielle de haut niveau example file. |
| /sim/hmcc_tb.sv | Niveau supérieur file pour simuler. |
| Scripts de banc d'essai
Note: Utilisez la marque fourniefile pour générer ces scripts. |
|
| /sim/run_vsim.do | Le script ModelSim pour exécuter le testbench. |
| /sim/run_vcs.sh | Le script Synopsys VCS pour exécuter le testbench. |
| /sim/run_ncsim.sh | Le script Cadence NCSim pour exécuter le testbench. |
Génération du Design Example
Figure 1-5 : Exampl'onglet Conception dans l'éditeur de paramètres du contrôleur de cube de mémoire hybride
Suivez ces étapes pour générer l'exemple de conception matérielle Arria 10ampfichier et testbench :
- Dans le catalogue IP (Outils > Catalogue IP), sélectionnez la famille d'appareils cibles Arria 10.
- Dans le catalogue IP, recherchez et sélectionnez Hybrid Memory Cube Controller. La fenêtre Nouvelle variante IP s'affiche.
- Spécifiez un nom de niveau supérieur pour votre variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .qsys.
- Vous devez sélectionner un appareil Arria 10 spécifique dans le champ Appareil ou conserver l'appareil par défaut sélectionné par le logiciel Quartus Prime.
- Cliquez sur OK. L'éditeur de paramètres IP apparaît.
- Dans l'onglet IP, spécifiez les paramètres de votre variante de cœur IP.
- Sur l'Exampl'onglet Conception, choisissez les paramètres suivants pour la conception example:
- Pour Select Design, sélectionnez l'option HMCC Daughter Board.
- Par exempleample Design Files, sélectionnez l'option Simulation pour générer le testbench, et sélectionnez l'option Synthesis pour générer la conception matérielle example.
- Pour le format HDL généré, seul Verilog est disponible.
- Pour le kit de développement cible, sélectionnez le kit de développement FPGA Arria 10 GX (silicium de production).
Note: Lorsque vous choisissez ce kit, la conception matérielle exampLe fichier écrase votre sélection de périphérique précédente avec le périphérique sur la carte cible. Lorsque vous générez la conception example, le logiciel Intel Quartus Prime crée Intel
Projet Quartus Prime, paramètres et affectations de broches pour le tableau que vous avez sélectionné. Si vous ne souhaitez pas que le logiciel cible une carte spécifique, sélectionnez Aucun.
- Cliquez sur le Générer Example bouton Conception
Comprendre le banc d'essai
Altera fournit une conception exampfichier avec le noyau IP du contrôleur HMC. La conception exampLe fichier est disponible à la fois pour la simulation de votre cœur IP et pour la compilation. La conception example fichier dans la simulation fonctionne comme le banc d'essai principal IP du contrôleur HMC.
Si vous cliquez sur Générer Example Design dans l'éditeur de paramètres HMC Controller, le logiciel Quartus Prime génère un banc de test de démonstration. L'éditeur de paramètres vous demande l'emplacement souhaité du banc d'essai.
Pour simuler le banc d'essai, vous devez fournir votre propre modèle fonctionnel de bus HMC (BFM). Altera teste le design example banc d'essai avec le Micron Hybrid Memory Cube BFM. Le banc d'essai n'inclut pas de module maître I2C, car le Micron HMC BFM ne prend pas en charge et ne nécessite pas de configuration par un module I2C.
En simulation, le banc d'essai contrôle une PLL TX et les interfaces de chemin de données pour effectuer la séquence d'actions suivante :
- Configure le BFM de la console HMC avec le débit de données du cœur IP du contrôleur HMC et la largeur de canal, en mode boucle ouverte de réponse.
- Etablit le lien entre le BFM et le cœur IP.
- Dirige chacun des quatre ports du cœur IP pour écrire quatre paquets de données sur le BFM.
- Dirige le cœur IP pour relire les données du BFM.
- Vérifie que les données lues correspondent aux données écrites.
- Si les données correspondent, affiche TEST_PASSED.
Simulation de la conception Example banc d'essai
Figure 1-6 : Procédure
Suivez ces étapes pour simuler le testbench :
- Sur la ligne de commande, changez pour leamprépertoire le>/sim.
- Tapez créer des scripts.
- Tapez l'une des commandes suivantes, en fonction de votre simulateur :
- À view résultats de la simulation:
- Lorsque vous exécutez le banc d'essai dans l'un des trois simulateurs pris en charge, le script exécute la séquence du banc d'essai et enregistre l'activité du simulateur dansample répertoire>/example_design/sim/ .enregistrer. est "vsim", "ncsim" ou "vcs".
- Lorsque vous exécutez le testbench dans l'un des trois simulateurs pris en charge, le script génère une forme d'onde file. Vous pouvez exécuter la commande make _gui pour charger la forme d'onde dans la forme d'onde spécifique au simulateur vieweuh.
À view la forme d'onde file dans votre simulateur, tapez l'une des commandes suivantes :Licence de simulateur Modèle graphique Mentor Sim
Ligne de commande créer vsim_gui
Forme d'onde File <design example répertoire>/example_design/sim/mentor/hmcc_wf.wlf
Environnement visuel de découverte Synopsys créer vcs_gui <design example répertoire>/example_design/sim/hmcc_wf.vpd Forme d'onde Cadence SimVision créer ncsim_gui <design example répertoire>/example_design/sim/cadence/hmcc_wf.shm
- Analysez les résultats. Le testbench réussi envoie et reçoit dix paquets par port et affiche Test_PASSED »
Mise en place du tableau
Configurer la carte pour exécuter la conception matérielle example.
Note: Assurez-vous que l'alimentation est coupée avant de modifier les paramètres.
- Réglez les commutateurs DIP sur la carte fille comme suit :
- Réglez le commutateur DIP SW1 pour indiquer l'ID de cube 0 :
Changer Fonction Paramètre 1 CUBE[0] Ouvrir 2 CUBE[1] Ouvrir 3 CUBE[2] Ouvrir 4 — Je m'en fiche
Réglez le commutateur DIP SW2 pour spécifier les paramètres d'horloge :
| Changer | Fonction | Paramètre |
| 1 | CLK1_FSEL0 | Ouvert (125 MHz) |
| 2 | CLK1_FSEL1 | Ouvert (125 MHz) |
| 3 | CLK1_SEL | Ouvert (Cristal) |
| 4 | — | Je m'en fiche |
- Connectez la carte fille HMC au kit de développement FPGA Arria 10 à l'aide des connecteurs J8 et J10 de la carte fille.
- Réglez les cavaliers sur le kit de développement FPGA Arria 10 GX :
- Ajoutez des shunts au cavalier J8 pour sélectionner 1.5 V comme paramètre VCCIO pour le connecteur FMC B.
- Ajoutez des shunts au cavalier J11 pour sélectionner 1.8 V comme paramètre VCCIO pour le connecteur FMC A.
Compiler et tester le Design Example dans le matériel
Pour compiler et exécuter un test de démonstration sur la conception matérielle example, suivez ces étapes
- Assurer la conception matérielle exampla génération est complète.
- Dans le logiciel Quartus Prime, ouvrez le projet Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
- Dans le tableau de bord de compilation, cliquez sur Compiler la conception (Intel Quartus Prime Pro Edition) ou choisissez Traitement > Démarrer la compilation (Intel Quartus Prime Standard Edition).
- Après avoir généré un .sof, suivez ces étapes pour programmer la conception matérielle example sur l'appareil Arria 10 :
- Choisissez Outils > Programmeur.
- Dans le programmeur, cliquez sur Configuration du matériel.
- Sélectionnez un dispositif de programmation.
- Sélectionnez et ajoutez le kit de développement FPGA Arria 10 GX auquel votre session Quartus Prime peut se connecter.
- Assurez-vous que Mode est réglé sur JTAG.
- Cliquez sur Détection automatique et choisissez n'importe quel appareil.
- Double-cliquez sur le périphérique Arria 10.
- Ouvrez le .sof dansample_design_install_dir>/example_design/par/output_ files,
Note: Le logiciel Quartus Prime remplace l'appareil par celui du .sof. - Dans la rangée avec votre .sof, cochez la case dans la colonne Program/Configure.
- Cliquez sur Démarrer.
- Une fois que le logiciel a configuré l'appareil avec la conception matérielle example, observez les LED de la carte :
- Une LED rouge clignotante signifie que la conception est en cours d'exécution.
- Deux voyants verts près du voyant rouge clignotant signifient que la liaison HMC est initialisée et que le test a réussi.
- Une LED rouge près de la LED rouge clignotante signifie que le test a échoué.
- Facultatif. Utilisez le testbench de la console système pour observer des résultats de test supplémentaires.
Note: Utilisez la console système pour surveiller les signaux d'état dans la conception example lorsque la carte est connectée à votre ordinateur via le connecteur JTAG interface. La console système affiche l'état des voyants de la carte pour la surveillance à distance, l'état d'initialisation de chaque étape et l'état du générateur de requêtes et du vérificateur de réponse de chaque port. La console système fournit également une interface pour démarrer ou redémarrer le test.- Choisissez Outils > Outils de débogage système > Console système.
- Dans la console système, choisissez File > Exécuter le script.
- Ouvrir le file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
- Le logiciel charge la sortie de test graphique. Choisissez Redémarrer pour relancer le test.
Compiler et tester le Design Example dans le matériel
Conception de contrôleur de cube de mémoire hybride
Ex de conceptionample Descriptif
La conception exampLe fichier démontre la fonctionnalité du cœur IP du contrôleur de cube de mémoire hybride. Vous pouvez générer la conception à partir de l'Exampl'onglet Conception de l'interface utilisateur graphique (GUI) du contrôleur de cube mémoire hybride dans l'éditeur de paramètres IP.
Caractéristiques
- Maître I2C et machine d'état d'initialisation I2C pour la carte fille HMC et la configuration HMC
- ATX PLL et machine d'état de recalibrage de l'émetteur-récepteur
- Générateur de requêtes
- Demander un moniteur
- Interface de la console système
Configuration matérielle et logicielle requise
Altera utilise le matériel et les logiciels suivants pour tester la conception example:
- Logiciel Intel Quartus Prime
- Console système
- ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL uniquement) ou simulateur VCS
- Kit de développement FPGA Arria 10 GX
- Carte fille HMC
Description fonctionnelle
Altera fournit une conception prête pour la compilation exampfichier avec le noyau IP du contrôleur HMC. Cette conception example cible le kit de développement FPGA Arria 10 GX avec une carte fille HMC connectée via les connecteurs FMC.
Vous pouvez utiliser le design comme un examppour une connexion correcte de votre cœur IP à votre conception, ou en tant que conception de départ, vous pouvez personnaliser selon vos propres exigences de conception. La conception exampLe fichier comprend un module maître I2C, un module de recalibrage PLL/CDR, un noyau IP PLL d'émetteur-récepteur externe et une logique pour générer et vérifier les transactions. La conception example suppose un appareil Micron HMC 15G-SR HMC, qui est un fourlpériphérique d'encre, sur la carte fille. La conception exampLe fichier inclut une instance du noyau IP et se connecte à une seule liaison sur le périphérique HMC. Figure 2-1 : Conception du contrôleur HMC Example schéma fonctionnel
Après avoir configuré le FPGA Arria 10 avec la conception example, le contrôleur I2C configure les générateurs d'horloge embarqués et le dispositif HMC. Lorsque l'étalonnage est terminé, la conception example calibre l'ATX PLL. Pendant le fonctionnement, le générateur de requêtes génère des commandes de lecture et d'écriture que le noyau IP du contrôleur HMC traite ensuite. Le moniteur de demande capture les réponses du noyau IP et vérifie leur exactitude.
Signaux d'interface
Tableau 2-1 : Conception du noyau IP du contrôleur HMC Examples Signaux
| Nom du signal
clk_50 |
Direction
Saisir |
Largeur (bits)
1 |
Description
Horloge d'entrée de 50 MHz. |
| hssi_refclk | Saisir | 1 | Horloge de référence CDR pour HMC et HMCC IP core. |
| Nom du signal
hmc_lxrx |
Direction
Saisir |
Largeur (bits)
Nombre de canaux (16 ou 8) |
Description
L'émetteur-récepteur FPGA reçoit des broches. |
| hmc_lxtx | Sortir | Nombre de canaux (16
ou 8) |
Broches de transmission de l'émetteur-récepteur FPGA. |
| hmc_ctrl_lxrxps | Saisir | 1 | Contrôle d'économie d'énergie de l'émetteur-récepteur FPGA. |
| hmc_ctrl_lxtxps | Sortir | 1 | Commande d'économie d'énergie de l'émetteur-récepteur HMC. |
| hmc_ctrl_ferr_n | Saisir | 1 | Sortie HMC FERR_N. |
| hmc_ctrl_p_rst_n | Sortir | 1 | Entrée HMC P_RST_N. |
| hmc_ctrl_scl | Bidirectionnel | 1 | Horloge de configuration HMC I2C. |
| hmc_ctrl_sda | Bidirectionnel | 1 | Données de configuration HMC I2C. |
| fmc0_scl | Sortir | 1 | Inutilisé. Conduit à l'état bas pour protéger les broches d'E/S du FPGA du pullup de 3.3 V sur la carte fille. |
| fmc0_sda | Sortir | 1 | Inutilisé. Conduit à l'état bas pour protéger les broches d'E/S du FPGA du pullup de 3.3 V sur la carte fille. |
| bouton | Saisir | 1 | Entrée bouton-poussoir utilisée pour la réinitialisation. |
| heart_beat_n | Sortir | 1 | Sortie LED de battement de coeur. |
| link_init_complete_n | Sortir | 1 | Sortie LED d'initialisation de liaison terminée. |
| test_passed_n | Sortir | 1 | Le test a réussi la sortie LED. |
| test_failed_n | Sortir | 1 | Échec du test de la sortie LED. |
Ex de conceptionample plan d'inscription
Tableau 2-2 : Conception du noyau IP du contrôleur HMC Example plan d'inscription
L'écriture dans ces registres réinitialise la conception.
| Morceaux
1:0 |
Nom du champ
Nombre de ports |
Taper
RO |
Valeur à la réinitialisation
Varie |
Description
Nombre de ports pour l'instance principale IP. |
| 7:2 | Réservé | RO | 0x00 |
Tableau 2-4 : Registre BOARD_LEDs
Ce registre reflète l'état des LED de la carte
| Morceaux
0 |
Nom du champ
Test échoué |
Taper
RO |
Valeur à la réinitialisation
0x00 |
Description
Test échoué. |
| 1 | Test réussi | RO | 0x00 | Test réussi. |
| 2 | Initialisation de la liaison HMCC terminée | RO | 0x00 | Initialisation de la liaison HMC terminée et prête pour le trafic. |
| 3 | Pulsation | RO | 0x00 | Bascule lorsque la conception est en cours d'exécution. |
| 7:4 | Réservé | RO | 0x00 |
Tableau 2-5 : Registre TEST_INITIALIZATION_STATUS
| Morceaux
0 |
Nom du champ
Générateur d'horloge I2C |
Taper
RO |
Valeur à la réinitialisation
0x00 |
Description
Générateurs d'horloge embarqués configurés. |
| 1 | ATX PLL et recalibrage de l'émetteur-récepteur terminés | RO | 0x00 | ATX PLL et émetteurs-récepteurs recalibrés sur l'horloge d'entrée. |
| 2 | CHM I2C
Configuration terminée |
RO | 0x00 | Configuration du périphérique HMC via I2C terminée. |
| 3 | Initialisation de la liaison HMC terminée | RO | 0x00 | Initialisation de la liaison HMC terminée et prête pour le trafic. |
| 7:4 | Réservé | RO | 0x00 |
Tableau 2-6 : Registre PORT_STATUS
| Morceaux
0 |
Nom du champ
Requêtes du port 0 OK |
Taper
RO |
Valeur à la réinitialisation
0x00 |
Description
Génération de la demande du port 0 terminée. |
| 1 | Port 0 Réponses OK | RO | 0x00 | La vérification de la réponse du port 0 a réussi. |
| 2 | Requêtes du port 1 OK | RO | 0x00 | Génération de la demande du port 1 terminée. |
| 3 | Port 1 Réponses OK | RO | 0x00 | La vérification de la réponse du port 1 a réussi. |
| Morceaux
4 |
Nom du champ
Requêtes du port 2 OK |
Taper
RO |
Valeur à la réinitialisation
0x00 |
Description
Génération de la demande du port 2 terminée. |
| 5 | Port 2 Réponses OK | RO | 0x00 | La vérification de la réponse du port 2 a réussi. |
| 6 | Requêtes du port 3 OK | RO | 0x00 | Génération de la demande du port 3 terminée. |
| 7 | Port 4 Réponses OK | RO | 0x00 | La vérification de la réponse du port 3 a réussi. |
Informations Complémentaires
Conception du contrôleur HMC Example Guide de l'utilisateur Historique des révisions
Tableau A-1 : Historique de révision du document
Résume les nouvelles fonctionnalités et les changements dans la conception example guide de l'utilisateur du noyau IP du contrôleur HMC.
| Date | Version ACDS | Changements |
| 2016.05.02 | 16.0 | Version initiale. |
Comment contacter Intel
Tableau A-2 : Comment contacter Intel
Pour localiser les informations les plus récentes sur les produits Intel, reportez-vous à ce tableau. Vous pouvez également contacter votre bureau de vente Intel local ou votre représentant commercial.
| Contact | Méthode de contact | Adresse |
| Support technique | Website | www.altera.com/support |
|
Formation technique |
Website | www.altera.com/training |
| FPGATraining@intel.com | ||
| Littérature productive | Website | www.altera.com/literature |
| Support non technique : général | nacomp@altera.com |
| Contact
Assistance non technique : licences logicielles |
Méthode de contact
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Adresse
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Informations connexes
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- www.altera.com/literature
- nacomp@altera.com
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Conventions typographiques
Tableau A-3 : Conventions typographiques
Répertorie les conventions typographiques utilisées par ce document
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101 Innovation Drive, San José, Californie 95134
Dernière mise à jour pour Quartus Prime Design Suite : 16.0
UG-20027
2016.05.02
101 Innovation Drive
San José, CA 95134
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Documents / Ressources
 |
Conception de contrôleur de cube de mémoire hybride ALTERA Arria 10 Example [pdf] Guide de l'utilisateur Conception de contrôleur de cube de mémoire hybride Arria 10 Example, Arria 10, conception de contrôleur de cube de mémoire hybride Example, conception de contrôleur Example, Conception Example |