ALTERA Arria 10 Hibrid Memory Controller Design Design Example

Dizajni i Kontrolluesit Hibrid të Kubit të Memories ExampUdhëzuesi i Përdoruesit ofron informacion mbi dizajnin dhe përdorimin e dizajnit të harduerit të Kontrolluesit HMC, p.shample. Udhëzuesi është përditësuar për Quartus Prime Design Suite 16.0 dhe është përditësuar për herë të fundit më 2 maj 2016.
Dizajni ExampUdhëzuesi i Fillimit të Shpejtë ofron udhëzime hap pas hapi për përpilimin, simulimin, gjenerimin dhe testimin e modelit të Kontrolluesit HMC example. Referojuni Figurës 1-1 për një fundview të hapave të zhvillimit.

Dizajni p.shample Përshkrimi

Dizajni i harduerit HMC Controller p.shamppërfshin komponentë të ndryshëm si pajisja Bordi Arria 10, Bërthama IP e kontrolluesit HMC, PLL-të e orëve dhe rivendosja e TX, Gjeneratori i Kërkesave të Rrugës së të Dhënave dhe Monitori i përgjigjes, TX/TX FIFO MAC, RX MAC, Kontrolli i testit Avalon-MM dhe LED, ndërfaqja e statusit të kontrolluesit , Avalon-MM I 2C Master, Makina e gjendjes së inicializimit, Këmbyesi i korsisë TX, Transceiver x16, RX Lane Swapper, Ndërfaqja e Rikonfigurimit të Transmetuesit Arria 10 dhe Pajisja HMC. IshampDizajni kërkon cilësime specifike për të funksionuar siç duhet në Arria 10 GX FPGA Development Kit me kartën e bijës HMC.

Informacion Shtesë

Seksioni i Informacionit Shtesë ofron detaje mbi strukturën e drejtorisë për dizajnin e krijuar p.shample, historikun e rishikimit të udhëzuesit të përdoruesit, konventat tipografike të përdorura në udhëzues dhe si të kontaktoni Intel për mbështetje.

Udhëzimet e përdorimit të produktit

Ndiqni udhëzimet e mëposhtme për të përdorur dizajnin e harduerit HMC Controller p.shampe:

1. Përpiloni dizajnin p.shampduke përdorur një simulator
2. Kryerja e simulimit funksional
3. Gjeneroni dizajnin p.shample
4. Përpiloni dizajnin p.shampduke përdorur Quartus Prime
5. Testoni dizajnin e harduerit

Vini re se konfigurimi dhe testimi i harduerit files për dizajnin p.shample ndodhen në /example_design/par, ndërsa simulimi files ndodhen në /example_design/sim.

Për t'ju ndihmuar të kuptoni se si të përdorni bërthamën IP të Kontrolluesit Hybrid Memory Cube, bërthama përmban një panel testimi të simulueshëm dhe një dizajn hardueriample që mbështet kompilimin dhe testimin e harduerit. Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer. Ju mund ta shkarkoni dizajnin e përpiluar në Kompletin e Zhvillimit Intel® Arria® 10 GX FPGA.

Informacione të Përafërta
Udhëzues përdoruesi i Kontrolluesit Hibrid të Kubës së Memories IP

Dizajni p.shample Struktura e Drejtorisë

Konfigurimi dhe testimi i harduerit files (dizajni i harduerit p.shample) ndodhen nëample_ design_install_dir>/example_design/par. Simulimi files (testi vetëm për simulim) ndodhen nëample_design_install_dir>/example_design/sim.

Dizajni p.shample Komponentët

Dizajni i harduerit HMC Controller p.shample përfshin komponentët e mëposhtëm:

• Bërthama IP e kontrolluesit HMC me orë referencë CDR të vendosur në 125 MHz dhe me parametrat e paracaktuar të hartës RX dhe hartës TX.
  Shënim: Dizajni p.shampKërkon që këto cilësime të funksionojnë siç duhet në Arria 10 GX FPGA Development Kit me kartën e bijës HMC.
• Logjika e klientit që koordinon programimin e bërthamës së IP-së dhe gjenerimin dhe kontrollin e paketave.
• JTAG kontrollues që komunikon me panelin e sistemit Altera. Ju komunikoni me logjikën e klientit përmes panelit të sistemit.

Liston çelësin files që zbatojnë ishample testbench.

/src/hmcc_example.sv	Dizajni i harduerit të nivelit të lartë p.shample file.
/sim/hmcc_tb.sv	Niveli i lartë file për simulim.
Skriptet Testbench Shënim: Përdorni markën e ofruarfile për të gjeneruar këto skripta.
/sim/run_vsim.do	Skripti ModelSim për të ekzekutuar panelin e testimit.
/sim/run_vcs.sh	Skripti Synopsys VCS për të ekzekutuar panelin e testimit.
/sim/run_ncsim.sh	Skripti Cadence NCSim për të ekzekutuar panelin e testimit.

Gjenerimi i Dizajnit Example

Figura 1-5: P.shampSkeda e Dizajnit në Redaktuesin e Parametrave të Kontrolluesit Hibrid të Kubit të Memories

Ndiqni këto hapa për të gjeneruar dizajnin e harduerit Arria 10 example dhe testbench:

1. Në Katalogun IP (Tools > IP Catalog), zgjidhni familjen e pajisjeve të synuara Arria 10.
2. Në Katalogun IP, gjeni dhe zgjidhni Kontrolluesin e Kubit të Memories Hybrid. Shfaqet dritarja New IP Variation.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .qsys.
4. Duhet të zgjidhni një pajisje specifike Arria 10 në fushën Device ose të mbani pajisjen e paracaktuar që zgjedh softueri Quartus Prime.
5. Klikoni OK. Shfaqet redaktori i parametrave IP.
6. Në skedën IP, specifikoni parametrat për ndryshimin e bazës së IP-së tuaj.
7. Në ishampnë skedën Design, zgjidhni cilësimet e mëposhtme për dizajnin p.shampe:
   1. Për Select Design, zgjidhni opsionin HMCC Daughter Board.
   2. Për shembullample Dizajni Files, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit dhe zgjidhni opsionin Sintezë për të gjeneruar dizajnin e harduerit example.
   3. Për formatin e gjeneruar HDL, disponohet vetëm Verilog.
   4. Për Target Development Kit, zgjidhni Arria 10 GX FPGA Development Kit (Production Silicon).
      Shënim: Kur zgjidhni këtë komplet, dizajni i harduerit p.shample mbishkruan zgjedhjen tuaj të mëparshme të pajisjes me pajisjen në tabelën e synuar. Kur gjeneroni dizajnin p.shampLe, softueri Intel Quartus Prime krijon Intel
      Projekti, cilësimet dhe caktimet e Quartus Prime për tabelën që keni zgjedhur. Nëse nuk dëshironi që softueri të synojë një tabelë specifike, zgjidhni Asnjë.
8. Klikoni Generate Exampbutoni i projektimit

Kuptimi i grupit të testit

Altera ofron një dizajn ishample me bërthamën IP të Kontrolluesit HMC. Dizajni p.shample është i disponueshëm si për simulimin e bërthamës tuaj IP ashtu edhe për përpilim. Dizajni p.shample në simulim funksionon si paneli i testimit të bërthamës së IP të Kontrolluesit HMC.
Nëse klikoni Generate ExampLe Dizajni në redaktuesin e parametrave të HMC Controller, softueri Quartus Prime gjeneron një panel testimi demonstrues. Redaktori i parametrave ju kërkon vendndodhjen e dëshiruar të panelit të testimit.
Për të simuluar panelin e testimit, duhet të siguroni modelin tuaj funksional të autobusit HMC (BFM). Altera teston dizajnin p.shample testbench me Micron Hybrid Memory Cube BFM. Tabela e provës nuk përfshin një modul master I2C, sepse Micron HMC BFM nuk mbështet dhe nuk kërkon konfigurim nga një modul I2C.
Në simulim, testbench kontrollon një TX PLL dhe ndërfaqet e rrugës së të dhënave për të kryer sekuencën e mëposhtme të veprimeve:

1. Konfiguron HMC BFM me shpejtësinë bazë të të dhënave IP të kontrolluesit HMC dhe gjerësinë e kanalit, në modalitetin e ciklit të hapur të përgjigjes.
2. Vendos lidhjen midis BFM dhe bërthamës IP.
3. Drejton secilën nga katër portat e bërthamës IP për të shkruar katër pako të dhënash në BFM.
4. Drejton bërthamën IP për të lexuar të dhënat nga BFM.
5. Kontrollon që të dhënat e lexuara përputhen me të dhënat e shkrimit.
6. Nëse të dhënat përputhen, shfaq TEST_PASSED.

Simulimi i Dizajnit Example Testbench
Figura 1-6: Procedura

Ndiqni këto hapa për të simuluar panelin e testimit:

1. Në vijën e komandës, ndryshoni nëampdrejtori le>/sim.
2. Shkruani skriptet e krijimit.
3. Shkruani një nga komandat e mëposhtme, në varësi të simulatorit tuaj:
4. te view rezultatet e simulimit:
   1. Kur ekzekutoni testbench në cilindo nga tre simulatorët e mbështetur, skripti ekzekuton sekuencën e testbench dhe regjistron aktivitetin e simulatorit nëample directory>/example_ design/sim/ .log. është "vsim", "ncsim" ose "vcs".
   2. Kur ekzekutoni testbench në cilindo nga tre simulatorët e mbështetur, skripti gjeneron një formë vale file. Ju mund të ekzekutoni komandën make _gui për të ngarkuar formën e valës në formën e valës specifike të simulatorit viewer.
      te view forma valore file në simulatorin tuaj, shkruani një nga komandat e mëposhtme:

      Licenca e simulatorit Mentor Graphics ModelSim	Linja e komandës bëj vsim_gui	Forma valore File <design example directory>/pshample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	bëj vcs_gui	<design example directory>/pshample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	bëj ncsim_gui	<design example directory>/pshample_design/sim/ cadence/hmcc_wf.shm
5. Analizoni rezultatet. Testbench i suksesshëm dërgon dhe merr dhjetë pako për port dhe shfaq Test_PASSED"

Ngritja e Bordit

Vendosni bordin për të ekzekutuar dizajnin e harduerit p.shample.
Shënim: Sigurohuni që energjia të jetë fikur përpara se të ndryshoni ndonjë cilësim.

1. Vendosni çelësat DIP në kartën e vajzës si më poshtë:
2. Vendosni ndërprerësin DIP SW1 për të treguar ID-në e kubit 0:
   

   Ndërro	Funksioni	Vendosja
   1	KUB[0]	Hapur
   2	KUB[1]	Hapur
   3	KUB[2]	Hapur
   4	—	mos u interesoni

Vendosni ndërprerësin DIP SW2 për të specifikuar cilësimet e orës:

Ndërro	Funksioni	Vendosja
1	CLK1_FSEL0	Hapur (125 MHz)
2	CLK1_FSEL1	Hapur (125 MHz)
3	CLK1_SEL	E hapur (kristal)
4	—	mos u interesoni

• Lidhni kartën e vajzës HMC me Kompletin e Zhvillimit Arria 10 FPGA duke përdorur lidhësit J8 dhe J10 të kartës së vajzës.
• Vendosni kërcyesit në kompletin e zhvillimit Arria 10 GX FPGA:
• Shtoni shuntet në kërcyesin J8 për të zgjedhur 1.5 V si cilësimin VCCIO për lidhësin B FMC.
• Shtoni shunts në kërcyesin J11 për të zgjedhur 1.8 V si cilësimin VCCIO për lidhësin A FMC.

Përpilimi dhe testimi i dizajnit Shembample në Hardware

Për të përpiluar dhe ekzekutuar një test demonstrimi në dizajnin e harduerit p.shample, ndiqni këto hapa

1. Siguroni dizajnin e harduerit p.shampgjenerata është e plotë.
2. Në softuerin Quartus Prime, hapni projektin Quartus Primeample_design_install_dir> /p.shample_design/par/hmcc_example.qpf.
3. Në panelin e përpilimit, klikoni Compile Design (Intel Quartus Prime Pro Edition) ose zgjidhni Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Pasi të krijoni një .sof, ndiqni këto hapa për të programuar dizajnin e harduerit p.shample në pajisjen Arria 10:
   1. Zgjidhni Mjetet > Programuesi.
   2. Në Programues, klikoni "Konfigurimi i harduerit".
   3. Zgjidhni një pajisje programimi.
   4. Zgjidhni dhe shtoni Kompletin e Zhvillimit Arria 10 GX FPGA me të cilin mund të lidhet sesioni juaj Quartus Prime.
   5. Sigurohuni që Mode është vendosur në JTAG.
   6. Klikoni "Zbulimi automatik" dhe zgjidhni çdo pajisje.
   7. Klikoni dy herë në pajisjen Arria 10.
   8. Hap .divanin nëample_design_install_dir>/example_design/par/output_ files,
      Shënim: Softueri Quartus Prime e ndryshon pajisjen në atë në .sof.
   9. Në rreshtin me .sof-in tuaj, kontrolloni kutinë në kolonën Program/Konfiguro.
   10. Klikoni Start.
   11. Pasi softueri të konfigurojë pajisjen me dizajnin e harduerit p.shample, vëzhgoni LED-të e tabelës:
       1. Një LED e kuqe që vezullon tregon se dizajni po funksionon.
       2. Dy LED jeshile pranë LED-it të kuq vezullues nënkuptojnë që lidhja HMC është inicializuar dhe testi ka kaluar.
       3. Një LED i kuq pranë LED-it të kuq vezullues nënkupton që testi dështoi.
   12. Fakultative. Përdorni panelin e testimit të panelit të sistemit për të vëzhguar daljen shtesë të testit.
       Shënim: Përdorni panelin e sistemit për të monitoruar sinjalet e statusit në dizajn p.shampkur bordi është i lidhur me kompjuterin tuaj nëpërmjet JTAG ndërfaqe. Paneli i Sistemit tregon statusin LED të bordit për monitorimin në distancë, statusin e inicializimit për çdo hap dhe statusin e gjeneruesit të kërkesave dhe kontrolluesit të përgjigjeve të çdo porti. Paneli i Sistemit ofron gjithashtu një ndërfaqe për të filluar ose rifilluar testin.
       1. Zgjidhni Mjetet > Mjetet e korrigjimit të sistemit > Paneli i sistemit.
       2. Në panelin e sistemit, zgjidhni File > Ekzekutoni skriptin.
       3. Hapni file <p.shample_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Softueri ngarkon daljen e testit grafik. Zgjidhni Ri-nisni për të ekzekutuar përsëri testin.

Përpilimi dhe testimi i dizajnit Shembample në Hardware

Dizajni i kontrolluesit hibrid të kubit të memories

Dizajni p.shample Përshkrimi

Dizajni p.shampdemonstron funksionalitetin e bërthamës IP të kontrolluesit të kubit të kujtesës hibride. Ju mund të gjeneroni dizajnin nga ExampSkeda "Dizajnimi" i ndërfaqes grafike të përdoruesit (GUI) të Kontrolluesit Hibrid të Memory Cube në redaktuesin e parametrave IP.

Veçoritë

• Masteri I2C dhe makineria e gjendjes së inicializimit I2C për kartën e vajzës HMC dhe konfigurimin HMC
• ATX PLL dhe makineria e gjendjes së rikalibrimit të transmetuesit
• Gjeneratori i kërkesave
• Kërko monitor
• Ndërfaqja e panelit të sistemit

Kërkesat e harduerit dhe softuerit
Altera përdor harduerin dhe softuerin e mëposhtëm për të testuar dizajnin, p.shampe:

• Softueri Intel Quartus Prime
• Konsola e sistemit
• ModelSim-AE, Modelsim-SE, NCsim (vetëm Verilog HDL) ose simulator VCS
• Kompleti i zhvillimit Arria 10 GX FPGA
• Karta e vajzës HMC

Përshkrimi funksional

Altera ofron një dizajn të gatshëm për përpilim p.shample me bërthamën IP të Kontrolluesit HMC. Ky dizajn p.shampLe synon Kompletin e Zhvillimit Arria 10 GX FPGA me një kartë vajzë HMC të lidhur përmes lidhësve FMC.
Ju mund ta përdorni dizajnin si një ishample për lidhjen e saktë të bërthamës tuaj IP me dizajnin tuaj, ose si një dizajn fillestar mund ta personalizoni për kërkesat tuaja të dizajnit. Dizajni p.shamppërfshin një modul kryesor I2C, një modul rikalibrimi PLL/CDR, një bërthamë IP të transmetuesit të jashtëm PLL dhe logjikën për të gjeneruar dhe kontrolluar transaksionet. Dizajni p.shample supozon një pajisje Micron HMC 15G-SR HMC, e cila është një fourlpajisje boje, në kartën e vajzës. Dizajni p.shample përfshin një shembull të bërthamës IP dhe lidhet me një lidhje të vetme në pajisjen HMC. Figura 2-1: Projektimi i kontrolluesit HMC Shemample Blloqe Diagrami

Pasi të konfiguroni Arria 10 FPGA me modelin exampLe, kontrolluesi I2C konfiguron gjeneratorët e orës në bord dhe pajisjen HMC. Kur kalibrimi përfundon, dizajni p.shample kalibron ATX PLL. Gjatë funksionimit, gjeneratori i kërkesave gjeneron komanda leximi dhe shkrimi që bërthama IP e Kontrolluesit HMC i përpunon më pas. Monitoruesi i kërkesave kap përgjigjet nga bërthama IP dhe i kontrollon ato për korrektësi.

Sinjalet e ndërfaqes
Tabela 2-1: Dizajni i bërthamës së IP të kontrolluesit HMC Example Sinjalet

Emri i sinjalit clk_50	Drejtimi Input	Gjerësia (bit) 1	Përshkrimi Ora hyrëse 50 MHz.
hssi_refclk	Input	1	Ora e referencës CDR për bërthamën IP HMC dhe HMCC.

Emri i sinjalit hmc_lxrx	Drejtimi Input	Gjerësia (bit) Numri i kanaleve (16 ose 8)	Përshkrimi Kunjat e pranimit të marrës FPGA.
hmc_lxtx	Prodhimi	Numri i kanaleve (16 ose 8)	Kunjat e transmetimit të transmetuesit FPGA.
hmc_ctrl_lxrxps	Input	1	Kontrolli i kursimit të fuqisë së transmetuesit FPGA.
hmc_ctrl_lxtxps	Prodhimi	1	Kontrolli i kursimit të fuqisë së transmetuesit HMC.
hmc_ctrl_ferr_n	Input	1	Dalja HMC FERR_N.
hmc_ctrl_p_rst_n	Prodhimi	1	Hyrja HMC P_RST_N.
hmc_ctrl_scl	Dydrejtimëshe	1	Ora e konfigurimit HMC I2C.
hmc_ctrl_sda	Dydrejtimëshe	1	Të dhënat e konfigurimit të HMC I2C.
fmc0_scl	Prodhimi	1	I papërdorur. Drejtuar ulët për të mbrojtur kunjat hyrëse/dalëse FPGA nga tërheqja 3.3 V në kartën e bijës.
fmc0_sda	Prodhimi	1	I papërdorur. Drejtuar ulët për të mbrojtur kunjat hyrëse/dalëse FPGA nga tërheqja 3.3 V në kartën e bijës.
butoni_shtytës	Input	1	Hyrja e butonit të shtypur përdoret për rivendosje.
zemra_rrahje_n	Prodhimi	1	Dalja LED e rrahjeve të zemrës.
link_init_complete_n	Prodhimi	1	Dalja LED e plotë e nisjes së lidhjes.
test_kaluar_n	Prodhimi	1	Testi i kaluar i daljes LED.
testi_dështoi_n	Prodhimi	1	Testoni daljen LED të dështuar.

Dizajni p.shample Regjistrohu Harta
Tabela 2-2: Dizajni i bërthamës së IP të kontrolluesit HMC Example Regjistrohu Harta

Shkrimi në këto regjistra rivendos dizajnin.

Bit 1:0	Emri i fushës Numri i porteve	Lloji RO	Vlera në rivendosje Ndryshon	Përshkrimi Numri i porteve për shembullin bazë IP.
7:2	Rezervuar	RO	0x00

Tabela 2-4: Regjistrohu i BOARD_LED
Ky regjistër pasqyron statusin e LED-ve të tabelës

Bit 0	Emri i fushës Testi dështoi	Lloji RO	Vlera në rivendosje 0x00	Përshkrimi Testi dështoi.
1	Testi i kaluar	RO	0x00	Testi i kaluar.
2	Inicializimi i lidhjes HMCC përfundoi	RO	0x00	Inicializimi i lidhjes HMC i përfunduar dhe gati për trafik.
3	Rrahjet e zemrës	RO	0x00	Ndryshon kur dizajni po funksionon.
7:4	Rezervuar	RO	0x00

Tabela 2-5: TEST_INITIALIZATION_STATUS Regjistrohu

Bit 0	Emri i fushës Set i gjeneratorit të orës I2C	Lloji RO	Vlera në rivendosje 0x00	Përshkrimi Gjeneratorët e orës në bord janë konfiguruar.
1	Rikalibrimi i ATX PLL dhe marrës i përfunduar	RO	0x00	ATX PLL dhe transmetuesit janë rikalibruar në orën e hyrjes.
2	I2C HMC Konfigurimi i përfunduar	RO	0x00	Konfigurimi i pajisjes HMC mbi I2C përfundoi.
3	Inicializimi i lidhjes HMC përfundoi	RO	0x00	Inicializimi i lidhjes HMC i përfunduar dhe gati për trafik.
7:4	Rezervuar	RO	0x00

Tabela 2-6: Regjistri PORT_STATUS

Bit 0	Emri i fushës Porta 0 kërkon OK	Lloji RO	Vlera në rivendosje 0x00	Përshkrimi Krijimi i kërkesës së portit 0 përfundoi.
1	Porta 0 Përgjigjet OK	RO	0x00	Kontrolli i përgjigjes së portit 0 kaloi.
2	Porta 1 kërkon OK	RO	0x00	Krijimi i kërkesës së portit 1 përfundoi.
3	Porta 1 Përgjigjet OK	RO	0x00	Kontrolli i përgjigjes së portit 1 kaloi.

Bit 4	Emri i fushës Porta 2 kërkon OK	Lloji RO	Vlera në rivendosje 0x00	Përshkrimi Krijimi i kërkesës së portit 2 përfundoi.
5	Porta 2 Përgjigjet OK	RO	0x00	Kontrolli i përgjigjes së portit 2 kaloi.
6	Porta 3 kërkon OK	RO	0x00	Krijimi i kërkesës së portit 3 përfundoi.
7	Porta 4 Përgjigjet OK	RO	0x00	Kontrolli i përgjigjes së portit 3 kaloi.

Informacion Shtesë

Dizajni i Kontrolluesit HMC Example Udhëzuesi i Përdoruesit Historia e Rishikimeve
Tabela A-1: ​​Historia e Rishikimit të Dokumentit
Përmbledh veçoritë dhe ndryshimet e reja në dizajn p.shampudhëzues përdoruesi për bërthamën IP të kontrolluesit HMC.

Data	Versioni ACDS	Ndryshimet
2016.05.02	16.0	Lëshimi fillestar.

Si të kontaktoni Intel
Tabela A-2: Si të kontaktoni Intel
Për të gjetur informacionin më të përditësuar rreth produkteve Intel, referojuni kësaj tabele. Ju gjithashtu mund të kontaktoni zyrën tuaj lokale të shitjeve të Intel ose përfaqësuesin e shitjeve.

Kontaktoni	Metoda e kontaktit	Adresa
Mbështetje teknike	Webfaqe	www.altera.com/support
Trajnimi teknik	Webfaqe	www.altera.com/training
	Email	FPGATraining@intel.com
Literatura e produktit	Webfaqe	www.altera.com/literature
Mbështetje joteknike: e përgjithshme	Email	nacomp@altera.com

Kontaktoni   Mbështetje joteknike: licencim i softuerit

Metoda e kontaktit   Email

Adresa   autorization@altera.com

Informacione të Përafërta

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• autorization@altera.com

Konventat tipografike

Tabela A-3: Konventat tipografike
Liston konventat tipografike që përdor ky dokument

Ikona e Feedback ju lejon të dërgoni komente te Altera për dokumentin. Metodat për mbledhjen e komenteve ndryshojnë sipas rastit për çdo dokument

Korporata Intel. Të gjitha të drejtat e rezervuara. Fjalët dhe logot Intel, logoja e Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus dhe Stratix janë marka tregtare të Intel Corporation ose filialeve të saj në SHBA dhe/ose vende të tjera. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve
101 Innovation Drive, San Jose, CA 95134

Përditësimi i fundit për Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Inovacioni Drive
San Jose, CA 95134
www.altera.com

Dokumentet / Burimet

ALTERA Arria 10 Hibrid Memory Controller Design Design Example [pdfUdhëzuesi i përdoruesit Arria 10 Hibrid Memory Controller Design Example, Arria 10, Dizajni i Kontrolluesit Hibrid të Kubit të Memories Example, Dizajni i Kontrolluesit Example, Design Example

Referencat

• Manuali i Përdoruesit