ALTERA Arria 10 Hybrid Memory Cube Controller Design Halample

Ang Hybrid Memory Cube Controller Design HalampAng Gabay sa Gumagamit ay nagbibigay ng impormasyon sa disenyo at paggamit ng HMC Controller na disenyo ng hardware halample. Ang gabay ay na-update para sa Quartus Prime Design Suite 16.0 at huling na-update noong Mayo 2, 2016.
Ang Disenyo HalampNagbibigay ang Quick Start Guide ng sunud-sunod na mga tagubilin para sa pag-compile, pagtulad, pagbuo, at pagsubok sa disenyo ng HMC Controller example. Sumangguni sa Figure 1-1 para sa paglipasview ng mga hakbang sa pag-unlad.

Disenyo Halample Paglalarawan

Ang disenyo ng hardware ng HMC Controller halampKasama sa le ang iba't ibang bahagi tulad ng Board Arria 10 Device, HMC Controller IP Core, Clock & Reset TX PLLs, Data Path Request Generator at Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control at LEDs, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, at HMC Device. Ang exampAng disenyo ay nangangailangan ng mga partikular na setting upang gumana nang maayos sa Arria 10 GX FPGA Development Kit kasama ang HMC daughter card.

Karagdagang Impormasyon

Ang seksyong Karagdagang Impormasyon ay nagbibigay ng mga detalye sa istraktura ng direktoryo para sa nabuong disenyo halample, ang revision history ng user guide, typographic convention na ginamit sa guide, at kung paano makipag-ugnayan sa Intel para sa suporta.

Mga Tagubilin sa Paggamit ng Produkto

Sundin ang mga tagubilin sa ibaba upang gamitin ang disenyo ng hardware ng HMC Controller halample:

1. Buuin ang disenyo halampgamit ang isang simulator
2. Magsagawa ng functional simulation
3. Bumuo ng disenyo halample
4. Buuin ang disenyo halample gamit ang Quartus Prime
5. Subukan ang disenyo ng hardware

Tandaan na ang configuration at pagsubok ng hardware files para sa disenyo halample ay matatagpuan sa /example_design/par, habang ang simulation files ay matatagpuan sa /example_design/sim.

Para matulungan kang maunawaan kung paano gamitin ang Hybrid Memory Cube Controller IP core, nagtatampok ang core ng simulatable testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware. Maaari mong i-download ang pinagsama-samang disenyo sa Intel® Arria® 10 GX FPGA Development Kit.

Kaugnay na Impormasyon
Gabay sa Gumagamit ng IP Core Controller ng Hybrid Memory Cube

Disenyo Halample Istruktura ng Direktoryo

Ang pagsasaayos at pagsubok ng hardware files (ang disenyo ng hardware halample) ay matatagpuan saample_ design_install_dir>/example_design/par. Ang simulation files (testbench para sa simulation lamang) ay matatagpuan saample_design_install_dir>/halample_design/sim.

Disenyo Halample Mga Bahagi

Ang disenyo ng hardware ng HMC Controller halampKasama sa le ang mga sumusunod na sangkap:

• HMC Controller IP core na may CDR reference clock na nakatakda sa 125 MHz at may default na RX mapping at TX mapping settings.
  Tandaan: Ang disenyo halampKinakailangan ng mga setting na ito na gumana nang maayos sa Arria 10 GX FPGA Development Kit kasama ang HMC daughter card.
• Logic ng kliyente na nag-coordinate sa programming ng IP core, at pagbuo ng packet at pagsuri.
• JTAG controller na nakikipag-ugnayan sa Altera System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.

Naglilista ng susi files na nagpapatupad ng exampang testbench.

/src/hmcc_example.sv	Top-level na disenyo ng hardware halample file.
/sim/hmcc_tb.sv	Nangungunang antas file para sa simulation.
Mga Testbench Script Tandaan: Gamitin ang ibinigay na Makefile upang makabuo ng mga script na ito.
/sim/run_vsim.do	Ang script ng ModelSim upang patakbuhin ang testbench.
/sim/run_vcs.sh	Ang script ng Synopsys VCS upang patakbuhin ang testbench.
/sim/run_ncsim.sh	Ang script ng Cadence NCSim upang patakbuhin ang testbench.

Pagbuo ng Disenyo Halample

Larawan 1-5: Halample Design Tab sa Hybrid Memory Cube Controller Parameter Editor

Sundin ang mga hakbang na ito para buuin ang Arria 10 hardware design halample at testbench:

1. Sa IP Catalog (Tools > IP Catalog), piliin ang Arria 10 target na pamilya ng device.
2. Sa IP Catalog, hanapin at piliin ang Hybrid Memory Cube Controller. Lumilitaw ang window ng Bagong Variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .qsys.
4. Dapat kang pumili ng partikular na Arria 10 device sa Device field, o panatilihin ang default na device na pipiliin ng Quartus Prime software.
5. I-click ang OK. Lumilitaw ang editor ng parameter ng IP.
6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa Exampsa tab na Disenyo, piliin ang mga sumusunod na setting para sa disenyo halample:
   1. Para sa Select Design, piliin ang opsyong HMCC Daughter Board.
   2. Para kay Example Disenyo Files, piliin ang opsyong Simulation para buuin ang testbench, at piliin ang opsyong Synthesis para buuin ang disenyo ng hardware halample.
   3. Para sa Generated HDL Format, ang Verilog lang ang available.
   4. Para sa Target Development Kit piliin ang Arria 10 GX FPGA Development Kit (Production Silicon).
      Tandaan: Kapag pinili mo ang kit na ito, ang disenyo ng hardware halampIno-overwrite ng le ang iyong nakaraang pagpili ng device gamit ang device sa target board. Kapag nabuo mo ang disenyo halampkaya, ang Intel Quartus Prime software ay lumilikha ng Intel
      Quartus Prime project, setting, at pin assignment para sa board na iyong pinili. Kung ayaw mong i-target ng software ang isang partikular na board, piliin ang Wala.
8. I-click ang Bumuo ng Halampang pindutan ng Disenyo

Pag-unawa sa Testbench

Nagbibigay ang Altera ng isang disenyo example gamit ang HMC Controller IP core. Ang disenyo exampAng le ay magagamit para sa simulation ng iyong IP core at para sa compilation. Ang disenyo example sa simulation function bilang HMC Controller IP core testbench.
Kung iki-click mo ang Bumuo ng HalampAng Disenyo sa editor ng parameter ng HMC Controller, ang Quartus Prime software ay bumubuo ng isang demonstration testbench. Ipo-prompt ka ng editor ng parameter para sa nais na lokasyon ng testbench.
Upang gayahin ang testbench, dapat kang magbigay ng iyong sariling HMC bus functional model (BFM). Sinusubukan ng Altera ang disenyo halample testbench gamit ang Micron Hybrid Memory Cube BFM. Ang testbench ay hindi kasama ang isang I2C master module, dahil ang Micron HMC BFM ay hindi sumusuporta at hindi nangangailangan ng configuration ng isang I2C module.
Sa simulation, kinokontrol ng testbench ang isang TX PLL at ang mga interface ng path ng data upang maisagawa ang sumusunod na pagkakasunud-sunod ng mga aksyon:

1. Kino-configure ang HMC BFM gamit ang HMC Controller IP core data rate at lapad ng channel, sa Response Open Loop Mode.
2. Itinatatag ang link sa pagitan ng BFM at ng IP core.
3. Nagdidirekta sa bawat isa sa apat na port ng IP core upang magsulat ng apat na packet ng data sa BFM.
4. Nag-uutos sa IP core na basahin muli ang data mula sa BFM.
5. Sinusuri kung tumutugma ang nabasang data sa data ng pagsusulat.
6. Kung tumugma ang data, ipinapakita ang TEST_PASSED.

Pagtulad sa Disenyo Halampang Testbench
Larawan 1-6: Pamamaraan

Sundin ang mga hakbang na ito para gayahin ang testbench:

1. Sa command line, palitan saample>/sim na direktoryo.
2. I-type ang gumawa ng mga script.
3. I-type ang isa sa mga sumusunod na command, depende sa iyong simulator:
4. Upang view resulta ng simulation:
   1. Kapag pinatakbo mo ang testbench sa alinman sa tatlong sinusuportahang simulator, ipapatupad ng script ang testbench sequence at nila-log ang aktibidad ng simulator saampang direktoryo>/halample_ design/sim/ .log. ay “vsim”, “ncsim”, o “vcs”.
   2. Kapag pinatakbo mo ang testbench sa alinman sa tatlong sinusuportahang simulator, bubuo ang script ng waveform file. Maaari mong patakbuhin ang command make _gui upang i-load ang waveform sa waveform na tukoy sa simulator vieweh.
      Upang view ang waveform file sa iyong simulator, i-type ang isa sa mga sumusunod na command:

      Lisensya ng Simulator Mentor Graphics ModelSim	Command Line gumawa ng vsim_gui	Anyong alon File <design exampang direktoryo>/halample_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	gumawa ng vcs_gui	<design exampang direktoryo>/halample_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	gumawa ng ncsim_gui	<design exampang direktoryo>/halample_design/sim/ cadence/hmcc_wf.shm
5. Pag-aralan ang mga resulta. Ang matagumpay na testbench ay nagpapadala at tumatanggap ng sampung packet bawat port, at ipinapakita ang Test_PASSED”

Pag-set Up ng Lupon

I-set up ang board para patakbuhin ang disenyo ng hardware halample.
Tandaan: Tiyaking naka-off ang power bago mo baguhin ang anumang mga setting.

1. Itakda ang DIP switch sa daughter card gaya ng sumusunod:
2. Itakda ang DIP switch SW1 upang ipahiwatig ang cube ID 0:
   

   Lumipat	Function	Setting
   1	CUB[0]	Bukas
   2	CUB[1]	Bukas
   3	CUB[2]	Bukas
   4	—	Walang pakialam

Itakda ang DIP switch SW2 upang tukuyin ang mga setting ng orasan:

Lumipat	Function	Setting
1	CLK1_FSEL0	Bukas (125 MHz)
2	CLK1_FSEL1	Bukas (125 MHz)
3	CLK1_SEL	Buksan (Crystal)
4	—	Walang pakialam

• Ikonekta ang HMC daughter card sa Arria 10 FPGA Development Kit gamit ang J8 at J10 connectors ng daughter card.
• Itakda ang mga jumper sa Arria 10 GX FPGA Development Kit:
• Magdagdag ng mga shunt sa J8 jumper upang piliin ang 1.5 V bilang setting ng VCCIO para sa FMC connector B.
• Magdagdag ng mga shunt sa J11 jumper upang piliin ang 1.8 V bilang setting ng VCCIO para sa FMC connector A.

Pag-compile at Pagsubok sa Disenyo Halampsa Hardware

Upang mag-compile at magpatakbo ng isang demonstration test sa disenyo ng hardware halample, sundin ang mga hakbang na ito

1. Tiyaking disenyo ng hardware halampkumpleto na ang henerasyon.
2. Sa software ng Quartus Prime, buksan ang proyekto ng Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Sa Compilation Dashboard, i-click ang Compile Design (Intel Quartus Prime Pro Edition) o piliin ang Processing > Start Compilation (Intel Quartus Prime Standard Edition).
4. Pagkatapos mong bumuo ng .sof, sundin ang mga hakbang na ito upang i-program ang disenyo ng hardware halampsa Arria 10 device:
   1. Piliin ang Tools > Programmer.
   2. Sa Programmer, i-click ang Hardware Setup.
   3. Pumili ng isang programming device.
   4. Piliin at idagdag ang Arria 10 GX FPGA Development Kit kung saan makakakonekta ang iyong Quartus Prime session.
   5. Tiyaking nakatakda ang Mode sa JTAG.
   6. I-click ang Auto Detect at pumili ng anumang device.
   7. I-double click ang Arria 10 device.
   8. Buksan ang .sof inample_design_install_dir>/halample_design/par/output_ files,
      Tandaan: Binabago ng software ng Quartus Prime ang device sa isa sa .sof.
   9. Sa row na may iyong .sof, lagyan ng check ang kahon sa column na Program/Configure.
   10. I-click ang Start.
   11. Pagkatapos i-configure ng software ang device gamit ang disenyo ng hardware halample, obserbahan ang board LEDs:
       1. Ang kumikislap na pulang LED ay nangangahulugang tumatakbo ang disenyo.
       2. Dalawang berdeng LED na malapit sa pulang kumikislap na LED ay nagpapahiwatig na ang link ng HMC ay sinisimulan at naipasa ang pagsubok.
       3. Ang isang pulang LED na malapit sa pulang kumikislap na LED ay nangangahulugang nabigo ang pagsubok.
   12. Opsyonal. Gamitin ang System Console testbench para obserbahan ang karagdagang output ng pagsubok.
       Tandaan: Gamitin ang System Console para subaybayan ang mga signal ng status sa disenyo halampkapag nakakonekta ang board sa iyong computer sa pamamagitan ng JTAG interface. Ipinapakita ng System Console ang status ng LED ng board para sa malayuang pagsubaybay, ang status ng pagsisimula para sa bawat hakbang, at ang status ng generator ng kahilingan ng bawat port at tagasuri ng tugon. Nagbibigay din ang System Console ng interface upang simulan o muling simulan ang pagsubok.
       1. Piliin ang Tools > System Debugging Tools > System Console.
       2. Sa System Console, piliin File > Ipatupad ang Script.
       3. Buksan ang file <example_design_install_dir>/halample_design/par/sysconsole_ testbench.tcl.
       4. Ang software ay naglo-load ng graphical na test output. Piliin ang Muling simulan upang muling patakbuhin ang pagsubok.

Pag-compile at Pagsubok sa Disenyo Halampsa Hardware

Hybrid Memory Cube Controller Design

Disenyo Halample Paglalarawan

Ang disenyo exampIpinapakita ng le ang functionality ng Hybrid Memory Cube Controller IP core. Maaari kang bumuo ng disenyo mula sa Example Design tab ng Hybrid Memory Cube Controller graphical user interface (GUI) sa IP parameter editor.

Mga tampok

• I2C master at I2C initialization state machine para sa HMC daughter card at HMC configuration
• ATX PLL at transceiver recalibration state machine
• Humiling ng generator
• Humiling ng monitor
• Interface ng System Console

Mga Kinakailangan sa Hardware at Software
Ginagamit ng Altera ang sumusunod na hardware at software upang subukan ang disenyo halample:

• Intel Quartus Prime software
• System Console
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL lang), o VCS simulator
• Arria 10 GX FPGA Development Kit
• Kard ng anak na babae ng HMC

Functional na Paglalarawan

Nagbibigay ang Altera ng compilation-ready na disenyo halample gamit ang HMC Controller IP core. Itong design exampTina-target niya ang Arria 10 GX FPGA Development Kit na may HMC daughter card na konektado sa pamamagitan ng mga FMC connectors.
Maaari mong gamitin ang disenyo bilang isang example para sa tamang koneksyon ng iyong IP core sa iyong disenyo, o bilang isang panimulang disenyo maaari mong i-customize para sa iyong sariling mga kinakailangan sa disenyo. Ang disenyo exampKasama sa le ang isang I2C master module, isang PLL/CDR recalibration module, isang panlabas na transceiver PLL IP core, at logic para bumuo at suriin ang mga transaksyon. Ang disenyo exampIpinapalagay ni le ang isang Micron HMC 15G-SR HMC device, na isang fourlink device, sa daughter card. Ang disenyo exampKasama sa le ang isang instance ng IP core at kumokonekta sa isang link sa HMC device. Figure 2-1: HMC Controller Design Halampang Block Diagram

Pagkatapos mong i-configure ang Arria 10 FPGA na may design exampSa gayon, kino-configure ng I2C controller ang on-board clock generators at ang HMC device. Kapag nakumpleto ang pagkakalibrate, ang disenyo halampI-calibrate ang ATX PLL. Sa panahon ng operasyon, ang generator ng kahilingan ay bumubuo ng mga read at write command na pagkatapos ay pinoproseso ng HMC Controller IP core. Kinukuha ng monitor ng kahilingan ang mga tugon mula sa IP core at sinusuri ang mga ito para sa kawastuhan.

Mga Signal ng Interface
Talahanayan 2-1: HMC Controller IP Core Design Halample Signals

Pangalan ng Signal clk_50	Direksyon Input	Lapad (Bits) 1	Paglalarawan 50 MHz input clock.
hssi_refclk	Input	1	CDR reference clock para sa HMC at HMCC IP core.

Pangalan ng Signal hmc_lxrx	Direksyon Input	Lapad (Bits) Bilang ng Channel (16 o 8)	Paglalarawan Ang FPGA transceiver ay tumatanggap ng mga pin.
hmc_lxtx	Output	Bilang ng Channel (16 o 8)	Ang FPGA transceiver ay nagpapadala ng mga pin.
hmc_ctrl_lxrxps	Input	1	FPGA transceiver power save control.
hmc_ctrl_lxtxps	Output	1	HMC transceiver power save control.
hmc_ctrl_ferr_n	Input	1	HMC FERR_N output.
hmc_ctrl_p_rst_n	Output	1	HMC P_RST_N input.
hmc_ctrl_scl	Bi-Directional	1	HMC I2C configuration clock.
hmc_ctrl_sda	Bi-Directional	1	Data ng pagsasaayos ng HMC I2C.
fmc0_scl	Output	1	Hindi nagamit. Hinimok nang mababa upang protektahan ang mga FPGA I/O pin mula sa 3.3 V pullup sa daughter card.
fmc0_sda	Output	1	Hindi nagamit. Hinimok nang mababa upang protektahan ang mga FPGA I/O pin mula sa 3.3 V pullup sa daughter card.
push_button	Input	1	Push button input na ginagamit para sa pag-reset.
heart_beat_n	Output	1	Heartbeat LED output.
link_init_complete_n	Output	1	Kumpletong LED output ang pagsisimula ng link.
test_passed_n	Output	1	Ang pagsubok ay pumasa sa LED output.
test_failed_n	Output	1	Nabigo ang pagsubok sa output ng LED.

Disenyo Halample Register Map
Talahanayan 2-2: HMC Controller IP Core Design Halample Register Map

Ang pagsusulat sa mga register na ito ay nagre-reset ng disenyo.

Bits 1:0	Pangalan ng Field Bilang ng Port	Uri RO	Halaga sa I-reset Nag-iiba	Paglalarawan Bilang ng mga port para sa halimbawa ng IP core.
7:2	Nakareserba	RO	0x00

Talahanayan 2-4: BOARD_LEDs Register
Ang rehistrong ito ay sumasalamin sa katayuan ng mga LED ng board

Bits 0	Pangalan ng Field Nabigo ang pagsubok	Uri RO	Halaga sa I-reset 0x00	Paglalarawan Nabigo ang pagsubok.
1	Naipasa ang Pagsusulit	RO	0x00	Naipasa ang pagsusulit.
2	Kumpleto na ang Pagsisimula ng Link ng HMCC	RO	0x00	Kumpleto ang pagsisimula ng link ng HMC at handa na para sa trapiko.
3	Tibok ng puso	RO	0x00	Toggle kapag tumatakbo ang disenyo.
7:4	Nakareserba	RO	0x00

Talahanayan 2-5: TEST_INITIALIZATION_STATUS Register

Bits 0	Pangalan ng Field I2C Clock Generator Set	Uri RO	Halaga sa I-reset 0x00	Paglalarawan Na-configure ang mga generator ng on-board na orasan.
1	Kumpleto na ang ATX PLL at Transceiver Recalibration	RO	0x00	Ang ATX PLL at mga transceiver ay muling na-calibrate sa input clock.
2	I2C HMC Kumpleto na ang Configuration	RO	0x00	Kumpleto na ang configuration ng HMC device sa I2C.
3	Kumpleto na ang Pagsisimula ng Link ng HMC	RO	0x00	Kumpleto ang pagsisimula ng link ng HMC at handa na para sa trapiko.
7:4	Nakareserba	RO	0x00

Talahanayan 2-6: PORT_STATUS Register

Bits 0	Pangalan ng Field OK ang Mga Kahilingan sa Port 0	Uri RO	Halaga sa I-reset 0x00	Paglalarawan Kumpleto na ang pagbuo ng kahilingan sa Port 0.
1	Mga Tugon sa Port 0 OK	RO	0x00	Lumipas ang pagsusuri sa tugon ng Port 0.
2	OK ang Mga Kahilingan sa Port 1	RO	0x00	Kumpleto na ang pagbuo ng kahilingan sa Port 1.
3	Mga Tugon sa Port 1 OK	RO	0x00	Lumipas ang pagsusuri sa tugon ng Port 1.

Bits 4	Pangalan ng Field OK ang Mga Kahilingan sa Port 2	Uri RO	Halaga sa I-reset 0x00	Paglalarawan Kumpleto na ang pagbuo ng kahilingan sa Port 2.
5	Mga Tugon sa Port 2 OK	RO	0x00	Lumipas ang pagsusuri sa tugon ng Port 2.
6	OK ang Mga Kahilingan sa Port 3	RO	0x00	Kumpleto na ang pagbuo ng kahilingan sa Port 3.
7	Mga Tugon sa Port 4 OK	RO	0x00	Lumipas ang pagsusuri sa tugon ng Port 3.

Karagdagang Impormasyon

Disenyo ng HMC Controller Halample Kasaysayan ng Pagbabago ng Gabay sa Gumagamit
Talahanayan A-1: ​​Kasaysayan ng Pagbabago ng Dokumento
Binubuod ang mga bagong feature at pagbabago sa disenyo halampang gabay ng gumagamit para sa HMC Controller IP core.

Petsa	Bersyon ng ACDS	Mga pagbabago
2016.05.02	16.0	Paunang paglabas.

Paano Makipag-ugnayan sa Intel
Talahanayan A-2: Paano Makipag-ugnayan sa Intel
Upang mahanap ang pinaka-up-to-date na impormasyon tungkol sa mga produkto ng Intel, sumangguni sa talahanayang ito. Maaari ka ring makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Intel o sales representative.

Makipag-ugnayan	Paraan ng Pakikipag-ugnay	Address
Teknikal na suporta	Website	www.altera.com/support
Teknikal na pagsasanay	Website	www.altera.com/training
	Email	FPGATraining@intel.com
panitikan ng produkto	Website	www.altera.com/literature
Hindi teknikal na suporta: pangkalahatan	Email	nacomp@altera.com

Makipag-ugnayan   Hindi teknikal na suporta: paglilisensya ng software

Paraan ng Pakikipag-ugnay   Email

Address   authorization@altera.com

Kaugnay na Impormasyon

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Mga Tipograpikong Kombensiyon

Talahanayan A-3: Typographic Convention
Naglilista ng mga typographic convention na ginagamit ng dokumentong ito

Binibigyang-daan ka ng icon ng Feedback na magsumite ng feedback sa Altera tungkol sa dokumento. Ang mga paraan para sa pagkolekta ng feedback ay nag-iiba ayon sa naaangkop para sa bawat dokumento

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus at Stratix na mga salita at logo ay mga trademark ng Intel Corporation o mga subsidiary nito sa US at/o iba pang mga bansa. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba
101 Innovation Drive, San Jose, CA 95134

Huling na-update para sa Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Inovation Drive
San Jose, CA 95134
www.altera.com

Mga Dokumento / Mga Mapagkukunan

ALTERA Arria 10 Hybrid Memory Cube Controller Design Halample [pdf] Gabay sa Gumagamit Arria 10 Hybrid Memory Cube Controller Design Halample, Arria 10, Hybrid Memory Cube Controller Design Halample, Disenyo ng Controller Halample, Disenyo Halample

Mga sanggunian

• User Manual