ALTERA Arria 10 Hoʻolālā Hoʻolālā Cube Hoʻomanaʻo Hybridample

ʻO ka Hoʻolālā Hoʻolālā Kūmole Hoʻomanaʻo HybridampHāʻawi ka mea hoʻohana i ka ʻike e pili ana i ka hoʻolālā ʻana a me ka hoʻohana ʻana i ka hoʻolālā ʻenehana HMC Controller example. Hoʻopau hou ʻia ke alakaʻi no Quartus Prime Design Suite 16.0 a ua hoʻoponopono hope ʻia ma Mei 2, 2016.
ʻO ka Design ExampHāʻawi ka Quick Start Guide i nā ʻōlelo aʻo i kēlā me kēia ʻanuʻu no ka hōʻuluʻulu ʻana, hoʻohālikelike, hana, a hoʻāʻo i ka hoʻolālā HMC Controller example. E nānā i ke Kiʻi 1-1 no ka pau ʻanaview o na hana hooulu.

Hoʻolālā Example Wehewehe

ʻO ka hoʻolālā ʻenehana HMC Controller exampAia nā ʻāpana like ʻole e like me Board Arria 10 Device, HMC Controller IP Core, Clock & Reset TX PLLs, Data Path Request Generator and Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Transceiver Reconfiguration Interface, a me HMC Device. ʻO ka exampPono ka hoʻolālā i nā hoʻonohonoho kikoʻī e hana pono ma ka Arria 10 GX FPGA Development Kit me ke kāleka kaikamahine HMC.

ʻIke hou aku

Hāʻawi ka ʻāpana ʻIke Hou i nā kikoʻī e pili ana i ka hoʻolālā papa kuhikuhi no ka hoʻolālā hana example, ka moʻolelo hoʻoponopono o ke alakaʻi mea hoʻohana, nā kuʻina typographic i hoʻohana ʻia i ke alakaʻi, a pehea e hoʻopili ai iā Intel no ke kākoʻo.

Nā ʻōlelo hoʻohana huahana

E hahai i nā kuhikuhi ma lalo nei e hoʻohana i ka hoʻolālā ʻenehana HMC Controller example:

1. Hoʻopili i ka hoʻolālā exampe hoʻohana ana i kahi simulator
2. Hana i ka hoʻohālike hana
3. E hana i ka hoʻolālā example
4. Hoʻopili i ka hoʻolālā example hoʻohana ʻana iā Quartus Prime
5. E ho'āʻo i ka hoʻolālā ʻenehana

E hoʻomaopopo i ka hoʻonohonoho ʻana a me ka hoʻāʻo ʻana files no ka hoʻolālā exampaia i loko o /example_design/par, oiai ka simulation files aia ma /example_design/sim.

No ke kōkua ʻana iā ʻoe e hoʻomaopopo i ka hoʻohana ʻana i ka Hybrid Memory Cube Controller IP core, ʻo ka mea nui e hōʻike ana i kahi hoʻāʻo simulatable a me kahi hoʻolālā ʻenehana example e kākoʻo ana i ka hoʻopili ʻana a me ka hoʻāʻo ʻana i nā lako. Ke hana ʻoe i ka hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako. Hiki iā ʻoe ke hoʻoiho i ka hoʻolālā i hui ʻia i ka Intel® Arria® 10 GX FPGA Development Kit.

ʻIke pili
ʻO ke alakaʻi alakaʻi hoʻohana ʻo Hybrid Memory Cube Controller IP Core

Hoʻolālā Example Papa kuhikuhi

ʻO ka hoʻonohonoho lako a me ka hoʻāʻo files (ka hoʻolālā ʻenehana example) aia maample_ design_install_dir>/example_design/par. ʻO ka hoʻohālike files (testbench no ka simulation wale nō) aia i lokoample_design_install_dir>/example_design/sim.

Hoʻolālā Example Nā ʻāpana

ʻO ka hoʻolālā ʻenehana HMC Controller example e komo i keia mau mea.

• ʻO ka HMC Controller IP core me ka CDR reference clock i hoʻonohonoho ʻia i ka 125 MHz a me ka paʻamau RX mapping a me TX hoʻonohonoho palapala.
  Nānā: ʻO ka hoʻolālā exampPono kēia mau hoʻonohonoho e hana pono ma ka Arria 10 GX FPGA Development Kit me ke kāleka kaikamahine HMC.
• ʻO ka loiloi Client e hoʻonohonoho i ka papahana o ka IP core, a me ka hana packet a me ka nānā ʻana.
• JTAG mea hoʻoponopono e kamaʻilio me ka Altera System Console. Ke kamaʻilio nei ʻoe me ka loiloi mea kūʻai aku ma o ka System Console.

Papa inoa i ke kī files e hoʻokō i ka example testbench.

/src/hmcc_example.sv	ʻO ka hoʻolālā lako lako kiʻekiʻeample file.
/sim/hmcc_tb.sv	pae kiʻekiʻe file no ka hoohalike ana.
Nā Palapala Hōʻikeʻike Nānā: E hoʻohana i ka Make i hāʻawi ʻiafile e hana i kēia mau palapala.
/sim/run_vsim.do	ʻO ka palapala ModelSim e holo i ka papa hōʻike.
/sim/run_vcs.sh	ʻO ka palapala Synopsys VCS e holo i ka papa hōʻike.
/sim/run_ncsim.sh	ʻO ka palapala Cadence NCSim e holo i ka papa hōʻike.

Hana ʻana i ka Design Example

Kiʻi 1-5: Example Design Tab ma Hybrid Memory Cube Controller Parameter Lunahooponopono

E hahai i kēia mau ʻanuʻu no ka hoʻohua ʻana i ka Arria 10 hardware design example and testbench:

1. Ma ka IP Catalog (Tools > IP Catalog), e koho i ka ʻohana mea hoʻohana ʻia ʻo Arria 10.
2. Ma ka IP Catalog, e huli a koho i ka Hybrid Memory Cube Controller. Hōʻike ʻia ka puka aniani IP Variation hou.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .qsys.
4. Pono ʻoe e koho i kahi hāmeʻa Arria 10 ma ke kahua Pūnaewele, a i ʻole e mālama i ka hāmeʻa paʻamau i koho ʻia e ka polokalamu Quartus Prime.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻoponopono IP.
6. Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.
7. Ma ka Example Design tab, koho i kēia mau hoʻonohonoho no ka hoʻolālā example:
   1. No ka koho koho, koho i ka HMCC Daughter Board koho.
   2. No Example Hoʻolālā Files, koho i ka koho Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ke koho Synthesis e hana i ka hoʻolālā ʻenehana example.
   3. No ka Hōʻailona HDL i hana ʻia, ʻo Verilog wale nō ka mea i loaʻa.
   4. No ka Target Development Kit e koho i ka Arria 10 GX FPGA Development Kit (Production Silicon).
      Nānā: Ke koho ʻoe i kēia pahu, ʻo ka hoʻolālā ʻenehana exampHoʻopau ʻo le i kāu koho mea ma mua me ka hāmeʻa ma ka papa kuhikuhi. Ke hana ʻoe i ka hoʻolālā exampʻO ka polokalamu Intel Quartus Prime e hoʻokumu iā Intel
      ʻO ka papahana Quartus Prime, hoʻonohonoho, a me nā hana pine no ka papa āu i koho ai. Inā ʻaʻole ʻoe makemake i ka polokalamu e hoʻokau i kahi papa kikoʻī, koho ʻAʻole.
8. Kaomi i ka Generate Example pihi Hoʻolālā

Hoʻomaopopo i ka Testbench

Hāʻawi ʻo Altera i kahi hoʻolālā example me ka HMC Controller IP core. ʻO ka hoʻolālā exampLoaʻa ka le no ka simulation o kāu IP core a no ka hōʻuluʻulu ʻana. ʻO ka ex designample i ka hana simulation e like me ka HMC Controller IP core testbench.
Inā ʻoe e kaomi Generate Example Design i ka HMC Controller parameter hoʻoponopono, hoʻopuka ka polokalamu Quartus Prime i kahi papa hōʻike hōʻike. Hoʻopuka ka mea hoʻoponopono parameter iā ʻoe no ka wahi i makemake ʻia o ka papa hoʻāʻo.
No ka hoʻohālikelike ʻana i ka papa hoʻāʻo, pono ʻoe e hāʻawi i kāu hiʻohiʻona ponoʻī HMC bus functional model (BFM). Hoʻāʻo ʻo Altera i ka hoʻolālā exampʻO ka hōʻike hōʻike me ka Micron Hybrid Memory Cube BFM. ʻAʻole i hoʻokomo ka testbench i kahi module master I2C, no ka mea ʻaʻole kākoʻo ka Micron HMC BFM a ʻaʻole koi i ka hoʻonohonoho ʻana e kahi module I2C.
Ma ka hoʻohālikelike, hoʻokele ka testbench i kahi TX PLL a me nā ala ala ʻikepili e hana ai i kēia kaʻina hana:

1. Hoʻonohonoho i ka HMC BFM me ka HMC Controller IP core data rate and channel width, in Response Open Loop Mode.
2. Hoʻokumu i ka loulou ma waena o ka BFM a me ka IP core.
3. E kuhikuhi i kēlā me kēia o nā awa ʻehā o ka IP core e kākau i ʻehā ʻeke ʻikepili i ka BFM.
4. E kuhikuhi i ka IP core e heluhelu hou i ka ʻikepili mai ka BFM.
5. Nānā i ka ʻikepili heluhelu e pili ana i ka ʻikepili kākau.
6. Inā pili ka ʻikepili, hōʻike iā TEST_PASSED.

Hoʻohālike i ka Hoʻolālā Example Hōʻikeʻike
Kiʻi 1-6: Kaʻina hana

E hahai i kēia mau ʻanuʻu e hoʻohālike i ka papa hoʻokolohua:

1. Ma ka laina kauoha, e hoʻololi i kaample>/sim papa kuhikuhi.
2. E ʻano hana i nā palapala.
3. Kākau i kekahi o kēia mau kauoha, ma muli o kāu simulator:
4. I ka view hopena hoʻohālike:
   1. Ke holo ʻoe i ka papa hoʻāʻo ma kekahi o nā simulators i kākoʻo ʻia, e hoʻokō ka palapala i ke kaʻina testbench a hoʻopaʻa i ka hana simulator i loko.ample papa kuhikuhi>/example_ design/sim/ .log. ʻo "vsim", "ncsim", a i ʻole "vcs".
   2. Ke holo ʻoe i ka papa hoʻāʻo ma kekahi o nā simulators kākoʻo ʻekolu, hoʻopuka ka palapala i kahi ʻano nalu file. Hiki iā ʻoe ke holo i ke kauoha make _gui e hoʻouka i ke ʻano nalu ma ka ʻano nalu kikoʻī simulator viewē.
      I ka view ka nalu file i kāu simulator, e hoʻokomo i kekahi o kēia mau kauoha:

      Laikini Simulator Hoʻohālike kiʻi kumu aʻoaʻoSim	Laina Kauoha hana vsim_gui	Ka nalu File <design example papa kuhikuhi>/example_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	hana vcs_gui	<design example papa kuhikuhi>/example_design/sim/ hmcc_wf.vpd
      ʻO Cadence SimVision Waveform	hana ncsim_gui	<design example papa kuhikuhi>/example_design/sim/ cadence/hmcc_wf.shm
5. E noʻonoʻo i nā hopena. Hoʻouna ka testbench kūleʻa a loaʻa i ʻumi mau ʻeke no kēlā me kēia awa, a hōʻike iā Test_PASSED "

Hoʻonohonoho i ka Papa

E hoʻonohonoho i ka papa e holo i ka hoʻolālā ʻenehana example.
Nānā: E hōʻoia i ka pio ʻana o ka mana ma mua o kou hoʻololi ʻana i nā hoʻonohonoho.

1. E hoʻonoho i nā hoʻololi DIP ma ke kāleka kaikamahine penei:
2. E hoʻonoho i ka hoʻololi DIP SW1 e hōʻike i ka ID cube 0:
   

   Hoʻololi	Hana	Hoʻonohonoho
   1	CUB[0]	Wehe
   2	CUB[1]	Wehe
   3	CUB[2]	Wehe
   4	—	Mai Mālama

E hoʻonoho i ka hoʻololi DIP SW2 e kuhikuhi i nā hoʻonohonoho uaki:

Hoʻololi	Hana	Hoʻonohonoho
1	CLK1_FSEL0	Wehe (125 MHz)
2	CLK1_FSEL1	Wehe (125 MHz)
3	CLK1_SEL	Wehe (Crystal)
4	—	Mai Mālama

• Hoʻohui i ke kāleka kaikamahine HMC i ka Arria 10 FPGA Development Kit me ka hoʻohana ʻana i nā mea hoʻohui J8 a me J10 o ke kāleka kaikamahine.
• E hoʻonoho i nā mea lele ma ka Arria 10 GX FPGA Development Kit:
• Hoʻohui i nā shunts i ka mea lele J8 e koho i ka 1.5 V ma ke ʻano he hoʻonohonoho VCCIO no ka mea hoʻohui FMC B.
• Hoʻohui i nā shunts i ka mea lele J11 e koho i ka 1.8 V ma ke ʻano he hoʻonohonoho VCCIO no ka mea hoʻohui FMC A.

Hoʻopili a hoʻāʻo ʻana i ka Hoʻolālā Example ma Lako

No ka hōʻuluʻulu ʻana a me ka holo ʻana i kahi hōʻike hōʻike ma ka hoʻolālā ʻenehana example, e hahai i keia mau kapuai

1. E hōʻoia i ka hoʻolālā ʻana o nā lako lakoampua pau ka hanauna.
2. Ma ka polokalamu Quartus Prime, wehe i ka papahana Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Ma ka Papa Hoʻohui, kaomi i ka Compile Design (Intel Quartus Prime Pro Edition) a i ʻole koho i ka Processing> Start Compilation (Intel Quartus Prime Standard Edition).
4. Ma hope o kāu hana ʻana i kahi .sof, e hahai i kēia mau ʻanuʻu e hoʻolālā i ka hoʻolālā ʻenehana example ma ka Arria 10 mea:
   1. E koho i nā mea hana > Programmer.
   2. I ka Programmer, kaomi Hardware Setup.
   3. E koho i kahi lako polokalamu.
   4. E koho a hoʻohui i ka Arria 10 GX FPGA Development Kit i hiki i kāu hui Quartus Prime ke hoʻohui.
   5. E hōʻoia ua hoʻonohonoho ʻia ke ʻano iā JTAG.
   6. Kaomi iā Auto Detect a koho i kekahi mea hana.
   7. Kaomi pālua i ka mea hana Arria 10.
   8. Wehe i ka .sof inample_design_install_dir>/example_design/par/output_ files,
      Nānā: Hoʻololi ka polokalamu Quartus Prime i ka mea ma ka .sof.
   9. Ma ka lālani me kāu .sof, e nānā i ka pahu ma ke kolamu Program/Configure.
   10. Kaomi hoʻomaka.
   11. Ma hope o ka hoʻonohonoho ʻana o ka polokalamu i ka hāmeʻa me ka hoʻolālā hardware exampe, e nānā i nā LED papa:
       1. ʻO ke kukui ʻulaʻula ʻālohilohi e hōʻike ana i ka holo ʻana o ka hoʻolālā.
       2. ʻElua mau kukui ʻōmaʻomaʻo kokoke i ke kukui uila ʻulaʻula e hōʻike ana ua hoʻomaka ka loulou HMC a ua hala ka hoʻāʻo.
       3. Hoʻokahi LED ʻulaʻula kokoke i ke kukui uila ʻulaʻula e hōʻike ana ua hāʻule ka hoʻāʻo.
   12. Koho. E hoʻohana i ka System Console testbench no ka nānā ʻana i nā puka hoʻāʻo hou.
       Nānā: E hoʻohana i ka System Console e nānā i nā hōʻailona kūlana ma ka hoʻolālā exampi ka wā e pili ana ka papa i kāu kamepiula ma o ka JTAG interface. Hōʻike ka System Console i ke kūlana LED o ka papa no ka nānā mamao, ke kūlana hoʻomaka no kēlā me kēia kaʻina, a me ke kūlana o kēlā me kēia awa noi noi a me ka mea nānā pane. Hāʻawi pū ka System Console i kahi interface e hoʻomaka a hoʻomaka hou i ka hoʻāʻo.
       1. E koho i nā mea hana> System Debugging Tools> System Console.
       2. Ma ka System Console, koho File > Hoʻokō Script.
       3. Wehe i ka file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Hoʻouka ka polokalamu i nā hua hoʻokolohua kiʻi. E koho Hoʻomaka hou e holo hou i ka hoʻāʻo.

Hoʻopili a hoʻāʻo ʻana i ka Hoʻolālā Example ma Lako

Hoʻolālā Hoʻolālā Hoʻolālā Cube Memory Hybrid

Hoʻolālā Example Wehewehe

ʻO ka hoʻolālā example hōʻike i ka hana o ka Hybrid Memory Cube Controller IP core. Hiki iā ʻoe ke hana i ka hoʻolālā mai ka Example Design tab o ka Hybrid Memory Cube Controller graphical user interface (GUI) ma ka hoʻoponopono hoʻoponopono IP.

Nā hiʻohiʻona

• ʻO ka haku I2C a me ka mīkini mokuʻāina hoʻomaka I2C no ke kāleka kaikamahine HMC a me ka hoʻonohonoho HMC
• ATX PLL a me ka transceiver recalibration state machine
• Noi mīkini hana
• Noi nānā
• Pūnaehana Console interface

Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Altera i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example:

• polokalamu Intel Quartus Prime
• Pūnaehana Console
• ModelSim-AE, Modelsim-SE, NCsim (Verilog HDL wale nō), a i ʻole VCS simulator
• Arria 10 GX FPGA Development Kit
• Kāleka kaikamahine HMC

Ka wehewehe hana

Hāʻawi ʻo Altera i kahi hoʻolālā mākaukau hoʻonohonoho example me ka HMC Controller IP core. ʻO kēia hoʻolālā exampHoʻokumu ʻo ia i ka Arria 10 GX FPGA Development Kit me kahi kāleka kaikamahine HMC i hoʻopili ʻia ma o nā mea hoʻohui FMC.
Hiki iā ʻoe ke hoʻohana i ka hoʻolālā ma ke ʻano he example no ka hoʻopili pololei ʻana o kāu IP core i kāu hoʻolālā, a i ʻole ma ke ʻano he hoʻolālā hoʻomaka hiki iā ʻoe ke hoʻopilikino no kāu mau koi hoʻolālā ponoʻī. ʻO ka hoʻolālā exampLoaʻa iā ia kahi module master I2C, kahi module recalibration PLL/CDR, hoʻokahi transceiver waho PLL IP core, a me ka loiloi e hana a nānā i nā kālepa. ʻO ka hoʻolālā exampLe i manaʻo i kahi mea Micron HMC 15G-SR HMC, ʻo ia ka fourlmea inika, ma ke kāleka kaikamahine. ʻO ka hoʻolālā exampHoʻokomo ʻo ia i hoʻokahi laʻana o ka IP core a hoʻopili i kahi loulou hoʻokahi ma ka hāmeʻa HMC. Kiʻi 2-1: HMC Controller Design Example Palapala Kii

Ma hope o kou hoʻonohonoho ʻana i ka Arria 10 FPGA me ka hoʻolālā exampʻo ia, hoʻonohonoho ka mea hoʻoponopono I2C i nā mea hana uaki ma luna o ka papa a me ka mea HMC. Ke hoʻopau ka calibration, ʻo ka hoʻolālā exampHoʻopili ʻo ia i ka ATX PLL. I ka wā o ka hana, hoʻopuka ka mea hana noi i nā kauoha heluhelu a kākau i ka HMC Controller IP core a laila e hana. Hoʻopili ka mea nānā noi i nā pane mai ka IP core a nānā iā lākou no ka pololei.

Nā hōʻailona Interface
Papa 2-1: HMC Controller IP Core Design Example Nā hōʻailona

inoa hōʻailona clk_50	Kuhikuhi Hookomo	Laulā (Bits) 1	wehewehe 50 MHz hoʻokomo uaki.
hssi_refclk	Hookomo	1	Uaki kuhikuhi CDR no ka HMC a me ka HMCC IP core.

inoa hōʻailona hmc_lxrx	Kuhikuhi Hookomo	Laulā (Bits) Helu Kanal (16 a i ʻole 8)	wehewehe Loaʻa i ka transceiver FPGA nā pine.
hmc_lxtx	Hoʻopuka	Helu Kanal (16 a i ʻole 8)	FPGA transceiver lawe pine.
hmc_ctrl_lxrxps	Hookomo	1	FPGA transceiver mana mālama mana.
hmc_ctrl_lxtxps	Hoʻopuka	1	HMC transceiver mana mālama mana.
hmc_ctrl_ferr_n	Hookomo	1	HMC FERR_N pukana.
hmc_ctrl_p_rst_n	Hoʻopuka	1	HMC P_RST_N hoʻokomo.
hmc_ctrl_scl	ʻAkau ʻelua	1	Uaki hoʻonohonoho HMC I2C.
hmc_ctrl_sda	ʻAkau ʻelua	1	ʻIkepili hoʻonohonoho HMC I2C.
fmc0_scl	Hoʻopuka	1	Hoʻohana ʻole ʻia. Hoʻokuʻu haʻahaʻa e pale i nā pine FPGA I/O mai ka huki 3.3 V ma ke kāleka kaikamahine.
fmc0_sda	Hoʻopuka	1	Hoʻohana ʻole ʻia. Hoʻokuʻu haʻahaʻa e pale i nā pine FPGA I/O mai ka huki 3.3 V ma ke kāleka kaikamahine.
pihi_palapala	Hookomo	1	Hoʻohana ʻia ke pihi pihi no ka hoʻoponopono hou ʻana.
puʻuwai_n	Hoʻopuka	1	Puuwai LED puka.
link_init_complete_n	Hoʻopuka	1	Hoʻomaka ka hoʻomaka ʻana o ka loulou i nā puka LED.
hoʻāʻo_n	Hoʻopuka	1	Ua hala ka ho'āʻo LED.
hoʻāʻo ʻole_n	Hoʻopuka	1	ʻAʻole hiki ke hoʻāʻo i ka hoʻopuka LED.

Hoʻolālā Example Palapala Palapala
Papa 2-2: HMC Controller IP Core Design Example Palapala Palapala

Ke kākau ʻana i kēia mau papa inoa e hoʻihoʻi hou i ka hoʻolālā.

Bits 1:0	Inoa kahua Helu Awa	ʻAno RO	Waiwai ma ka Reset ʻokoʻa	wehewehe Ka helu o nā awa no ka laʻana IP core.
7:2	Mālama ʻia	RO	0x00

Papa 2-4: Kakau inoa BOARD_LEDs
Hōʻike kēia papa inoa i ke kūlana o nā LED o ka papa

Bits 0	Inoa kahua Hāʻule ka hoʻāʻo	ʻAno RO	Waiwai ma ka Reset 0x00	wehewehe Ua hāʻule ka hoʻāʻo.
1	Ua hala ka hoao	RO	0x00	Ua hala ka ho'āʻo.
2	Paʻa ka hoʻomaka ʻana o ka loulou HMCC	RO	0x00	Hoʻopau ka hoʻomaka ʻana o ka loulou HMC a mākaukau no ke kaʻa.
3	Puuwai puuwai	RO	0x00	Hoʻololi i ka wā e holo ana ka hoʻolālā.
7:4	Mālama ʻia	RO	0x00

Papa 2-5: Kakau inoa TEST_INITIALIZATION_STATUS

Bits 0	Inoa kahua I2C mea hana uaki	ʻAno RO	Waiwai ma ka Reset 0x00	wehewehe Hoʻonohonoho ʻia nā mea hana uaki ma luna o ka papa.
1	ATX PLL a me ka Transceiver Recalibration Paʻa	RO	0x00	ATX PLL a me nā transceivers i hoʻoponopono hou ʻia i ka uaki hoʻokomo.
2	I2C HMC Hoʻopiha piha	RO	0x00	ʻO ka hoʻonohonoho ʻana o ka hāmeʻa HMC ma luna o I2C piha.
3	Hoʻopau ʻia ka hoʻomaka ʻana o ka loulou HMC	RO	0x00	Hoʻopau ka hoʻomaka ʻana o ka loulou HMC a mākaukau no ke kaʻa.
7:4	Mālama ʻia	RO	0x00

Papa 2-6: Kakau inoa PORT_STATUS

Bits 0	Inoa kahua Noi ʻo Port 0 OK	ʻAno RO	Waiwai ma ka Reset 0x00	wehewehe Ua pau ka puka noi puka 0.
1	ʻO nā pane ʻo Port 0 OK	RO	0x00	Ua hala ka nānā ʻana o ka puka 0.
2	Noi ʻo Port 1 OK	RO	0x00	Ua pau ka puka noi puka 1.
3	ʻO nā pane ʻo Port 1 OK	RO	0x00	Ua hala ka nānā ʻana o ka puka 1.

Bits 4	Inoa kahua Noi ʻo Port 2 OK	ʻAno RO	Waiwai ma ka Reset 0x00	wehewehe Ua pau ka puka noi puka 2.
5	ʻO nā pane ʻo Port 2 OK	RO	0x00	Ua hala ka nānā ʻana o ka puka 2.
6	Noi ʻo Port 3 OK	RO	0x00	Ua pau ka puka noi puka 3.
7	ʻO nā pane ʻo Port 4 OK	RO	0x00	Ua hala ka nānā ʻana o ka puka 3.

ʻIke hou aku

HMC Hoʻolālā Hoʻolālā Example moʻolelo hoʻoponopono alakaʻi hoʻohana
Papa A-1: ​​Moolelo Hooponopono Palapala
Hōʻuluʻulu i nā hiʻohiʻona hou a me nā loli i ka hoʻolālā example alakaʻi mea hoʻohana no ka HMC Controller IP core.

Lā	Manaʻo ACDS	Nā hoʻololi
2016.05.02	16.0	Hoʻokuʻu mua.

Pehea e hoʻopili ai iā Intel
Papa A-2: Pehea e hoʻopili ai iā Intel
No ka ʻimi ʻana i ka ʻike hou loa e pili ana i nā huahana Intel, e nānā i kēia papa. Hiki iā ʻoe ke hoʻokaʻaʻike aku i kāu keʻena kūʻai Intel kūloko a i ʻole ʻelele kūʻai.

Hoʻopili	Nā Hua Hana Leka	Heluhelu
Kākoʻo ʻenehana	Webpaena	www.altera.com/support
Aʻo ʻenehana	Webpaena	www.altera.com/training
	leka uila	FPGATraining@intel.com
palapala huahana	Webpaena	www.altera.com/literature
Kākoʻo nontechnical: laulā	leka uila	nacomp@altera.com

Hoʻopili   Kākoʻo nontechnical: laikini polokalamu

Nā Hua Hana Leka   leka uila

Heluhelu   authorization@altera.com

ʻIke pili

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Nā Kuʻikahi Typographic

Papa A-3: Nā Kūkākūkā Typographic
Ke papa inoa nei i nā kuʻina typographic e hoʻohana nei kēia palapala

Hiki iā ʻoe ke hoʻouna i nā manaʻo manaʻo iā Altera e pili ana i ka palapala. ʻOkoʻa nā ʻano o ka ʻohi ʻana i nā manaʻo e like me ke kūpono no kēlā me kēia palapala

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a me Stratix huaʻōlelo a me nā hōʻailona he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā ma US a/a i ʻole nā ​​ʻāina ʻē aʻe. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe
101 Hana Hou, San Jose, CA 95134

Hoʻopau hou ʻia no Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Ke Ala Hou
San Jose, CA 95134
www.altera.com

Palapala / Punawai

ALTERA Arria 10 Hoʻolālā Hoʻolālā Cube Hoʻomanaʻo Hybridample [pdf] Ke alakaʻi hoʻohana Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hoʻolālā Hoʻolālā Cube Hoʻomanaʻo Hybridample, Hoʻolālā Hoʻolālā Example, Design Example

Nā kuhikuhi

• Palapala Hoʻohana