ALTERA Arria 10 Hybrid Memory Cube dizajn kontrolera Example

Dizajn Hybrid Memory Cube Controller Example Korisnički vodič pruža informacije o dizajnu i korištenju hardverskog dizajna HMC kontrolera, nprample. Vodič je ažuriran za Quartus Prime Design Suite 16.0 i posljednji put je ažuriran 2. maja 2016.
Dizajn ExampLe Quick Start Guide pruža uputstva korak po korak za kompajliranje, simulaciju, generiranje i testiranje dizajna HMC kontrolera npr.ample. Pogledajte sliku 1-1 za prekoračenjeview razvojnih koraka.

Design Example Description

Dizajn hardvera HMC kontrolera nprampLe uključuje različite komponente kao što su Board Arria 10 Device, HMC Controller IP Core, Clocks & Reset TX PLLs, Data Path Request Generator i Response Monitor, TX/TX FIFO MAC, RX MAC, Test Avalon-MM Control and LEDs, Controller Status Interface , Avalon-MM I 2C Master, Initialization State Machine, TX Lane Swapper, Transceiver x16, RX Lane Swapper, Arria 10 Interfejs za rekonfiguraciju primopredajnika i HMC uređaj. BivšiampLe dizajn zahtijeva posebne postavke za ispravan rad na Arria 10 GX FPGA razvojnom kompletu sa HMC kćerkom karticom.

Dodatne informacije

Odjeljak Dodatne informacije pruža detalje o strukturi direktorija za generirani dizajn nprample, istoriju revizija korisničkog vodiča, tipografske konvencije koje se koriste u vodiču i kako kontaktirati Intel za podršku.

Upute za upotrebu proizvoda

Slijedite donje upute za korištenje hardverskog dizajna HMC kontrolera nprample:

1. Sastavite dizajn nprampkoristeći simulator
2. Izvršite funkcionalnu simulaciju
3. Generirajte dizajn nprample
4. Sastavite dizajn nprampkoristeći Quartus Prime
5. Testirajte dizajn hardvera

Imajte na umu da je hardverska konfiguracija i test files za dizajn nprample se nalaze u /example_design/par, dok je simulacija files se nalaze u /example_design/sim.

Da bi vam pomogao da razumete kako da koristite IP jezgro Hybrid Memory Cube Controller, jezgro sadrži simulabilnu testnu ploču i hardverski dizajn npr.ampfajl koji podržava kompilaciju i testiranje hardvera. Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru. Prevedeni dizajn možete preuzeti u Intel® Arria® 10 GX FPGA razvojni komplet.

Povezane informacije
Uputstvo za upotrebu IP Core kontrolera hibridne kocke memorije

Design Example Struktura imenika

Konfiguracija i testiranje hardvera files (dizajn hardvera nprample) nalaze se uample_ design_install_dir>/example_design/par. Simulacija files (testna ploča samo za simulaciju) se nalaze uample_design_install_dir>/example_design/sim.

Design Example Components

Dizajn hardvera HMC kontrolera nprampsadrži sljedeće komponente:

• IP jezgro HMC kontrolera sa CDR referentnim taktom postavljenim na 125 MHz i sa zadanim postavkama mapiranja RX i TX.
  Napomena: Dizajn prample zahtijeva ove postavke za ispravan rad na Arria 10 GX FPGA razvojnom kompletu sa HMC kćerkom karticom.
• Klijentska logika koja koordinira programiranje IP jezgra, generisanje i proveru paketa.
• JTAG kontroler koji komunicira sa Altera sistemskom konzolom. Sa logikom klijenta komunicirate preko sistemske konzole.

Navodi ključ filekoji implementiraju example testbench.

/src/hmcc_example.sv	Vrhunski dizajn hardvera nprample file.
/sim/hmcc_tb.sv	Najviši nivo file za simulaciju.
Testbench skripte Napomena: Koristite priloženu markufile za generiranje ovih skripti.
/sim/run_vsim.do	ModelSim skripta za pokretanje testbench-a.
/sim/run_vcs.sh	Synopsys VCS skripta za pokretanje testbench-a.
/sim/run_ncsim.sh	Cadence NCSim skripta za pokretanje testbench-a.

Generiranje Design Example

Slika 1-5: Prample Kartica Dizajn u uređivaču parametara kontrolera hibridne kocke memorije

Slijedite ove korake za generiranje Arria 10 hardverskog dizajna nprample i testbench:

1. U IP katalogu (Alati > IP Katalog), izaberite porodicu ciljnih uređaja Arria 10.
2. U IP katalogu pronađite i odaberite Hybrid Memory Cube Controller. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najviše razine za vašu prilagođenu varijaciju IP-a. Editor parametara sprema postavke IP varijacije u a file imenovani .qsys.
4. Morate odabrati određeni Arria 10 uređaj u polju Device ili zadržati zadani uređaj koji odabere Quartus Prime softver.
5. Kliknite OK. Pojavljuje se uređivač IP parametara.
6. Na kartici IP navedite parametre za varijaciju vaše IP jezgre.
7. Na Exampna kartici Dizajn, odaberite sljedeće postavke za dizajn nprample:
   1. Za Select Design odaberite opciju HMCC Daughter Board.
   2. Za prample Design Files, odaberite opciju Simulation za generiranje testne ploče i odaberite opciju Synthesis za generiranje hardverskog dizajna npr.ample.
   3. Za generirani HDL format dostupan je samo Verilog.
   4. Za Target Development Kit odaberite Arria 10 GX FPGA Development Kit (Proizvodni silikon).
      Napomena: Kada odaberete ovaj komplet, dizajn hardvera nprample prepisuje vaš prethodni odabir uređaja sa uređajem na ciljnoj ploči. Kada generišete dizajn nprampDakle, Intel Quartus Prime softver kreira Intel
      Quartus Prime projekt, postavka i zadaci pinova za ploču koju ste odabrali. Ako ne želite da softver cilja određenu ploču, odaberite Ništa.
8. Kliknite na Generate Example Design dugme

Razumijevanje Testbench-a

Altera nudi dizajn example sa IP jezgrom HMC kontrolera. Dizajn example je dostupan i za simulaciju vašeg IP jezgra i za kompilaciju. Dizajn example u simulaciji funkcionira kao testna stol za jezgru HMC Controllera.
Ako kliknete Generiraj prampDizajn u uređivaču parametara HMC Controllera, Quartus Prime softver generiše demonstracioni testni stol. Editor parametara traži od vas željenu lokaciju testbench-a.
Da biste simulirali testbench, morate osigurati svoj vlastiti funkcionalni model HMC sabirnice (BFM). Altera testira dizajn nprample testbench sa Micron Hybrid Memory Cube BFM. Testbench ne uključuje I2C glavni modul, jer Micron HMC BFM ne podržava i ne zahtijeva konfiguraciju od strane I2C modula.
U simulaciji, testna stanica kontrolira TX PLL i sučelja putanje podataka kako bi izvršila sljedeći slijed radnji:

1. Konfigurira HMC BFM sa brzinom podataka jezgre IP jezgre HMC kontrolera i širinom kanala, u načinu rada otvorene petlje odgovora.
2. Uspostavlja vezu između BFM-a i IP jezgra.
3. Usmjerava svaki od četiri porta IP jezgre da upiše četiri paketa podataka u BFM.
4. Usmjerava IP jezgro da čita podatke iz BFM-a.
5. Provjerava da li se podaci za čitanje podudaraju s podacima za upisivanje.
6. Ako se podaci podudaraju, prikazuje TEST_PASSED.

Simulacija Design Example Testbench
Slika 1-6: Procedura

Slijedite ove korake da simulirate testni stol:

1. U komandnoj liniji promijenite uample>/sim direktorij.
2. Upišite make scripts.
3. Upišite jednu od sljedećih naredbi, ovisno o vašem simulatoru:
4. To view rezultati simulacije:
   1. Kada pokrenete testbench u bilo kojem od tri podržana simulatora, skripta izvršava sekvencu testbench-a i evidentira aktivnost simulatora uample direktorij>/example_ design/sim/ .log. je “vsim”, “ncsim” ili “vcs”.
   2. Kada pokrenete testbench u bilo kojem od tri podržana simulatora, skripta generiše talasni oblik file. Možete pokrenuti naredbu make _gui za učitavanje valnog oblika u talasnom obliku specifičnom za simulator viewer.
      To view talasni oblik file u svom simulatoru upišite jednu od sljedećih naredbi:

      Licenca simulatora Mentor Graphics ModelSim	Komandna linija make vsim_gui	Waveform File <design example directory>/example_design/sim/ mentor/hmcc_wf.wlf
      Synopsys Discovery Visual Environment	napravi vcs_gui	<design example directory>/example_design/sim/ hmcc_wf.vpd
      Cadence SimVision Waveform	napravi ncsim_gui	<design example directory>/example_design/sim/ cadence/hmcc_wf.shm
5. Analizirajte rezultate. Uspješan testbench šalje i prima deset paketa po portu i prikazuje Test_PASSED”

Postavljanje ploče

Postavite ploču za pokretanje hardverskog dizajna nprample.
Napomena: Uvjerite se da je napajanje isključeno prije nego promijenite bilo koje postavke.

1. Postavite DIP prekidače na kćerkoj kartici na sljedeći način:
2. Postavite DIP prekidač SW1 da pokaže ID kocke 0:
   

   Prekidač	Funkcija	Podešavanje
   1	mladunče[0]	Otvori
   2	mladunče[1]	Otvori
   3	mladunče[2]	Otvori
   4	—	Ne brini

Postavite DIP prekidač SW2 da odredite postavke sata:

Prekidač	Funkcija	Podešavanje
1	CLK1_FSEL0	Otvoreno (125 MHz)
2	CLK1_FSEL1	Otvoreno (125 MHz)
3	CLK1_SEL	Otvoren (kristal)
4	—	Ne brini

• Povežite HMC kćer karticu na Arria 10 FPGA razvojni komplet koristeći J8 i J10 konektore kćerke kartice.
• Postavite kratkospojnike na Arria 10 GX FPGA razvojni komplet:
• Dodajte šantove na J8 kratkospojnik da odaberete 1.5 V kao postavku VCCIO za FMC konektor B.
• Dodajte šantove na J11 kratkospojnik da odaberete 1.8 V kao postavku VCCIO za FMC konektor A.

Sastavljanje i testiranje dizajna prample u Hardveru

Za kompajliranje i pokretanje demonstracionog testa na dizajnu hardvera nprample, slijedite ove korake

1. Osigurajte dizajn hardvera nprampgeneracija je kompletna.
2. U softveru Quartus Prime otvorite projekat Quartus Primeample_design_install_dir> /example_design/par/hmcc_example.qpf.
3. Na kontrolnoj tabli za kompilaciju kliknite na Compile Design (Intel Quartus Prime Pro Edition) ili odaberite Obrada > Pokreni kompilaciju (Intel Quartus Prime Standard Edition).
4. Nakon što generišete .sof, slijedite ove korake da programirate dizajn hardvera nprample na uređaju Arria 10:
   1. Odaberite Alati > Programator.
   2. U Programatoru kliknite na Podešavanje hardvera.
   3. Odaberite uređaj za programiranje.
   4. Odaberite i dodajte Arria 10 GX FPGA razvojni komplet na koji se vaša Quartus Prime sesija može povezati.
   5. Uvjerite se da je Mode postavljen na JTAG.
   6. Kliknite Auto Detect i odaberite bilo koji uređaj.
   7. Dvaput kliknite na uređaj Arria 10.
   8. Otvorite .sof uample_design_install_dir>/example_design/par/output_ files,
      Napomena: Softver Quartus Prime mijenja uređaj u onaj u .sof.
   9. U redu sa vašim .sof-om označite polje u koloni Program/Konfiguriraj.
   10. Kliknite na Start.
   11. Nakon što softver konfiguriše uređaj sa hardverskim dizajnom nprample, obratite pažnju na LED diode na ploči:
       1. Trepćuća crvena LED dioda označava da dizajn radi.
       2. Dvije zelene LED diode u blizini crvenog trepćućeg LED-a označavaju da je HMC veza inicijalizirana i da je test prošao.
       3. Jedna crvena LED dioda u blizini crvenog trepćućeg LED-a označava da test nije uspio.
   12. Opciono. Koristite testnu stanicu sistemske konzole da posmatrate dodatni izlaz testa.
       Napomena: Koristite sistemsku konzolu za praćenje statusnih signala u dizajnu nprample kada je ploča povezana sa vašim računarom preko JTAG interfejs. Sistemska konzola prikazuje LED status ploče za daljinski nadzor, status inicijalizacije za svaki korak i status generatora zahtjeva svakog porta i kontrolora odgovora. Sistemska konzola takođe pruža interfejs za pokretanje ili ponovno pokretanje testa.
       1. Odaberite Alati > Alati za otklanjanje grešaka sistema > Sistemska konzola.
       2. U sistemskoj konzoli izaberite File > Izvrši skriptu.
       3. Otvorite file <example_design_install_dir>/example_design/par/sysconsole_ testbench.tcl.
       4. Softver učitava grafički testni izlaz. Odaberite Ponovo pokreni da ponovo pokrenete test.

Sastavljanje i testiranje dizajna prample u Hardveru

Dizajn Hybrid Memory Cube kontrolera

Design Example Description

Dizajn example pokazuje funkcionalnost IP jezgra Hybrid Memory Cube Controller. Možete generirati dizajn iz Example Kartica Dizajn grafičkog korisničkog interfejsa (GUI) Hybrid Memory Cube Controller u uređivaču IP parametara.

Karakteristike

• I2C glavni i I2C inicijalizacijski stroj stanja za HMC kćer karticu i HMC konfiguraciju
• ATX PLL i državna mašina za rekalibraciju primopredajnika
• Generator zahtjeva
• Zatražite monitor
• Sučelje sistemske konzole

Hardverski i softverski zahtjevi
Altera koristi sljedeći hardver i softver za testiranje dizajna nprample:

• Intel Quartus Prime softver
• Sistemska konzola
• ModelSim-AE, Modelsim-SE, NCsim (samo Verilog HDL) ili VCS simulator
• Arria 10 GX FPGA razvojni komplet
• HMC kćerka kartica

Funkcionalni opis

Altera nudi dizajn spreman za kompilaciju nprample sa IP jezgrom HMC kontrolera. Ovaj dizajn example cilja na Arria 10 GX FPGA razvojni komplet sa HMC kćerkom karticom povezanom preko FMC konektora.
Dizajn možete koristiti kao example za ispravno povezivanje vašeg IP jezgra sa vašim dizajnom, ili kao početni dizajn možete prilagoditi vašim vlastitim zahtjevima dizajna. Dizajn exampLe uključuje I2C glavni modul, PLL/CDR rekalibracijski modul, jedno vanjsko PLL jezgro primopredajnika i logiku za generiranje i provjeru transakcija. Dizajn example pretpostavlja Micron HMC 15G-SR HMC uređaj, koji je fourluređaj za mastilo, na kćerkoj kartici. Dizajn example uključuje jednu instancu IP jezgre i povezuje se na jednu vezu na HMC uređaju. Slika 2-1: Dizajn HMC kontrolera prample Block Diagram

Nakon što konfigurišete Arria 10 FPGA sa dizajnom exampNakon toga, I2C kontroler konfigurira ugrađene generatore takta i HMC uređaj. Kada se kalibracija završi, dizajn nprample kalibrira ATX PLL. Tijekom rada, generator zahtjeva generira naredbe za čitanje i pisanje koje IP jezgra HMC kontrolera zatim obrađuje. Monitor zahtjeva hvata odgovore iz IP jezgra i provjerava njihovu ispravnost.

Interface Signals
Tablica 2-1: Dizajn IP jezgre HMC kontrolera prample Signals

Naziv signala clk_50	Smjer Input	širina (bitovi) 1	Opis 50 MHz ulazni takt.
hssi_refclk	Input	1	CDR referentni takt za HMC i HMCC IP jezgro.

Naziv signala hmc_lxrx	Smjer Input	širina (bitovi) Broj kanala (16 ili 8)	Opis FPGA primopredajnik prima pinove.
hmc_lxtx	Izlaz	Broj kanala (16 ili 8)	Pinovi za prenos FPGA primopredajnika.
hmc_ctrl_lxrxps	Input	1	Kontrola uštede energije FPGA primopredajnika.
hmc_ctrl_lxtxps	Izlaz	1	Kontrola uštede energije HMC primopredajnika.
hmc_ctrl_ferr_n	Input	1	HMC FERR_N izlaz.
hmc_ctrl_p_rst_n	Izlaz	1	HMC P_RST_N ulaz.
hmc_ctrl_scl	Bi-Directional	1	HMC I2C konfiguracijski sat.
hmc_ctrl_sda	Bi-Directional	1	HMC I2C konfiguracijski podaci.
fmc0_scl	Izlaz	1	Nekorišćeno. Postavljen nisko da zaštiti FPGA I/O pinove od 3.3 V pullup-a na kćerkoj kartici.
fmc0_sda	Izlaz	1	Nekorišćeno. Postavljen nisko da zaštiti FPGA I/O pinove od 3.3 V pullup-a na kćerkoj kartici.
push_button	Input	1	Ulaz dugmeta koji se koristi za resetovanje.
heart_beat_n	Izlaz	1	Heartbeat LED izlaz.
link_init_complete_n	Izlaz	1	Završena inicijalizacija veze LED izlaz.
test_passed_n	Izlaz	1	Test prošao LED izlaz.
test_failed_n	Izlaz	1	Testiranje LED izlaza nije uspjelo.

Design Example Register Map
Tablica 2-2: Dizajn IP jezgre HMC kontrolera prample Register Map

Upisivanje u ove registre resetira dizajn.

Bits 1:0	Ime polja Port Count	Tip RO	Vrijednost na Resetu Varira	Opis Broj portova za instancu IP jezgre.
7:2	Rezervirano	RO	0x00

Tabela 2-4: BOARD_LEDs registar
Ovaj registar odražava status LED dioda na ploči

Bits 0	Ime polja Test nije uspio	Tip RO	Vrijednost na Resetu 0x00	Opis Test nije uspio.
1	Test Passed	RO	0x00	Test je prošao.
2	Inicijalizacija HMCC veze je završena	RO	0x00	Inicijalizacija HMC veze je završena i spremna za promet.
3	Otkucaj srca	RO	0x00	Prebacuje kada je dizajn pokrenut.
7:4	Rezervirano	RO	0x00

Tabela 2-5: TEST_INITIALIZATION_STATUS registar

Bits 0	Ime polja I2C sat generator set	Tip RO	Vrijednost na Resetu 0x00	Opis Konfigurisani ugrađeni generatori takta.
1	ATX PLL i rekalibracija primopredajnika završena	RO	0x00	ATX PLL i primopredajnici ponovo kalibrirani na ulazni sat.
2	I2C HMC Konfiguracija je završena	RO	0x00	Konfiguracija HMC uređaja preko I2C je završena.
3	Inicijalizacija HMC veze je završena	RO	0x00	Inicijalizacija HMC veze je završena i spremna za promet.
7:4	Rezervirano	RO	0x00

Tablica 2-6: PORT_STATUS registar

Bits 0	Ime polja Port 0 Zahteva OK	Tip RO	Vrijednost na Resetu 0x00	Opis Generiranje zahtjeva za port 0 je završeno.
1	Port 0 Odgovori OK	RO	0x00	Provjera odgovora porta 0 je prošla.
2	Port 1 Zahteva OK	RO	0x00	Generiranje zahtjeva za port 1 je završeno.
3	Port 1 Odgovori OK	RO	0x00	Provjera odgovora porta 1 je prošla.

Bits 4	Ime polja Port 2 Zahteva OK	Tip RO	Vrijednost na Resetu 0x00	Opis Generiranje zahtjeva za port 2 je završeno.
5	Port 2 Odgovori OK	RO	0x00	Provjera odgovora porta 2 je prošla.
6	Port 3 Zahteva OK	RO	0x00	Generiranje zahtjeva za port 3 je završeno.
7	Port 4 Odgovori OK	RO	0x00	Provjera odgovora porta 3 je prošla.

Dodatne informacije

Dizajn HMC kontrolera Example Korisnički vodič Istorija revizija
Tabela A-1: ​​Istorija revizija dokumenta
Sažima nove karakteristike i promjene u dizajnu nprampuputstvo za upotrebu za IP jezgru HMC kontrolera.

Datum	ACDS verzija	Promjene
2016.05.02	16.0	Prvo izdanje.

Kako kontaktirati Intel
Tabela A-2: Kako kontaktirati Intel
Da biste pronašli najnovije informacije o Intel proizvodima, pogledajte ovu tabelu. Također možete kontaktirati svoju lokalnu Intelovu prodajnu kancelariju ili prodajnog predstavnika.

Kontakt	Način kontakta	Adresa
Tehnička podrška	Website	www.altera.com/support
Tehnička obuka	Website	www.altera.com/training
	Email	FPGATraining@intel.com
Literatura o proizvodima	Website	www.altera.com/literature
Netehnička podrška: opšta	Email	nacomp@altera.com

Kontakt   Netehnička podrška: licenciranje softvera

Način kontakta   Email

Adresa   authorization@altera.com

Povezane informacije

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• authorization@altera.com

Tipografske konvencije

Tabela A-3: Tipografske konvencije
Navodi tipografske konvencije koje koristi ovaj dokument

Ikona Povratne informacije vam omogućava da Alteri pošaljete povratne informacije o dokumentu. Metode prikupljanja povratnih informacija razlikuju se ovisno o tome za svaki dokument

Intel Corporation. Sva prava zadržana. Intel, Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix riječi i logotipi su zaštitni znakovi Intel Corporation ili njenih podružnica u SAD-u i/ili drugim zemljama. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
Druga imena i robne marke mogu se smatrati vlasništvom drugih
101 Innovation Drive, San Jose, CA 95134

Posljednje ažurirano za Quartus Prime Design Suite: 16.0
UG-20027
2016.05.02
101 Pogon za inovacijama
San Jose, CA 95134
www.altera.com

Dokumenti / Resursi

ALTERA Arria 10 Hybrid Memory Cube dizajn kontrolera Example [pdf] Korisnički priručnik Arria 10 Hybrid Memory Cube Controller Design Example, Arria 10, Hybrid Memory Cube Controller Design Example, Dizajn kontrolera Example, Design Example

Reference

• Uputstvo za upotrebu