Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Udhëzuesi i përdoruesit
Parametizimi i IP-së Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA
Zgjidhni parametra të ndryshëm për të krijuar një bërthamë IP të përshtatshme për dizajnin tuaj.
- Në Intel® Quartus® Prime Pro Edition, krijoni një projekt të ri që synon një pajisje Intel Cyclone® 10 GX.
- Në Katalogun IP, klikoni në Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Hapet redaktori i parametrave IP Core IP të Intel Cyclone 10 GX Native Floating-Point DSP. - Në kutinë e dialogut Variacioni i ri IP, futni një Emër Entiteti dhe klikoni OK.
- Nën Parametrat, zgjidhni modelin DSP dhe View ju dëshironi për thelbin tuaj IP
- Në bllokun DSP View, ndërroni orën ose rivendosni çdo regjistër të vlefshëm.
- Për Multiply Add ose Vector Mode 1, klikoni në multiplekserin Chain In në GUI për të zgjedhur hyrjen nga porta zinxhir ose porta Ax.
- Klikoni simbolin Shtues në GUI për të zgjedhur mbledhjen ose zbritjen.
- Klikoni në multiplekserin Chain Out në GUI për të aktivizuar portin zinxhir.
- Klikoni Generate HDL.
- Klikoni Finish.
Intel Cyclone 10 GX Native Floating-Point DSP Parametrat IP të Intel FPGA
Tabela 1. Parametrat
| Parametri | Vlera | Vlera e paracaktuar | Përshkrimi |
| Modeli DSP | shumohen Shtoni
Multiply Add Multiply Acumulate Vector Mode 1 Mënyra vektoriale 2 |
shumohen | Zgjidhni mënyrën e dëshiruar të funksionimit për bllokun DSP.
Operacioni i zgjedhur pasqyrohet në Blloku DSP View. |
| View | Regjistrimi Aktivizon Regjistrin Pastron | Regjistrimi Aktivizon | Opsione për të zgjedhur skemën e rrahjes ose skemën e rivendosjes për regjistrat view. Operacioni i zgjedhur pasqyrohet në Blloku DSP View. |
| vazhdoi… | |||
| Parametri | Vlera | Vlera e paracaktuar | Përshkrimi |
| Zgjidhni Regjistrimi Aktivizon për Blloku DSP View për të treguar skemën e kalimit të regjistrave. Ju mund të ndryshoni orët për secilin nga regjistrat në këtë view.
Zgjidhni Regjistrimi Pastron për Blloku DSP View për të shfaqur skemën e rivendosjes së regjistrave. Ndez Përdorni Single Clear për të ndryshuar skemën e rivendosjes së regjistrave. |
|||
| Përdorni Single Clear | Ndezur ose fikur | Joaktiv | Aktivizoni këtë parametër nëse dëshironi një rivendosje të vetme për të rivendosur të gjithë regjistrat në bllokun DSP. Fikni këtë parametër për të përdorur porte të ndryshme rivendosjeje për të rivendosur regjistrat.
Aktivizoni për të pastruar 0 në regjistrin e daljes; fikeni për të pastruar 1 në regjistrin e daljes. Qartë 0 për regjistrat e hyrjes përdor aclr[0] sinjal. Qartë 1 për përdorimet e regjistrave të prodhimit dhe tubacionit sinjal aclr[1]. Të gjithë regjistrat e hyrjes përdorin sinjalin e rivendosjes aclr[0]. Të gjithë regjistrat e daljes dhe të tubacionit përdorin sinjalin e rivendosjes aclr[1]. |
| DSP View Blloko. | |||
| Zinxhiri në Multiplekser (14) | Aktivizo Çaktivizo | Çaktivizo | Klikoni në multiplekser për të aktivizuar zinxhirin
port. |
| Multiplekser me zinxhir (12) | Çaktivizo Aktivizo | Çaktivizo | Klikoni në multiplekser për të aktivizuar zinxhirin
port. |
| Shtues (13) | +
– |
+ | Klikoni në Shtues simbol për të zgjedhur mënyrën e mbledhjes ose zbritjes. |
| Regjistro Orën
• ora_sëpatë (2) • ora_ay (3) • az_clock (4) • multi_tubacioni_clock k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_close ck (10) • output_clock (11) • akumuloj_orë (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Asnjë Ora 0
Ora 1 Ora 2 |
Ora 0 | Për të anashkaluar çdo regjistër, ndërroni orën e regjistrit në Asnjë.
Ndryshoni orën e regjistrimit në: • Ora 0 për të përdorur sinjalin clk[0] si burim të orës • Ora 1 për të përdorur sinjalin clk[1] si burim të orës • Ora 2 për të përdorur sinjalin clk[2] si burim të orës Ju mund t'i ndryshoni këto cilësime vetëm kur zgjidhni Regjistrimi Aktivizon in View parametri. |
Figura 1. Blloku DSP View
Tabela 2. Modelet DSP
| Modelet DSP | Përshkrimi |
| shumohen | Kryen një operacion shumëzimi me saktësi të vetme dhe zbaton ekuacionin e mëposhtëm:
• Jashtë = Ay * Az |
| Shtoni | Kryen operacionin e vetëm të mbledhjes ose zbritjes me saktësi dhe zbaton ekuacionet e mëposhtme:.
• Jashtë = Ay + Ax • Jashtë = Ay – Ax |
| Shumëzoni Shto | Ky modalitet kryen shumëzim të vetëm me saktësi, i ndjekur nga veprimet e mbledhjes ose zbritjes dhe zbaton ekuacionet e mëposhtme.
• Jashtë = (Ay * Az) – zinxhir • Jashtë = (Ay * Az) + zinxhir • Jashtë = (Ay * Az) – Ax • Jashtë = (Ay * Az) + Ax |
| Multiply Acumulate | Kryen shumëzim me pikë lundruese të ndjekur nga mbledhje ose zbritje me pikë lundruese me rezultatin e shumëzimit të mëparshëm dhe zbaton ekuacionet e mëposhtme:
• Jashtë(t) = [Ay(t) * Az(t)] – Jashtë (t-1) kur akumulohet sinjali drejtohet lart. • Out(t) = [Ay(t) * Az(t)] + Jashtë (t-1) kur porta e akumulimit drejtohet lart. • Out(t) = Ay(t) * Az(t) kur porta e akumulimit është e ulët. |
| Mënyra vektoriale 1 | Kryen shumëzim me pikë lundruese të ndjekur nga mbledhje ose zbritje me pikë lundruese me hyrjen e zinxhirit nga blloku i mëparshëm i ndryshores DSP dhe zbaton ekuacionet e mëposhtme:. |
| vazhdoi… | |
| Modelet DSP | Përshkrimi |
| • Jashtë = (Ay * Az) – zinxhir
• Jashtë = (Ay * Az) + zinxhir • Jashtë = (Ay * Az) , zinxhir = Ax |
|
| Mënyra vektoriale 2 | Kryen shumëzim me pikë lundruese ku thelbi i IP-së ushqen rezultati i shumëzimit është drejtpërdrejt në zinxhir. Bërthama IP më pas shton ose zbret hyrjen e zinxhirit nga blloku i mëparshëm i variablës DSP nga Ax hyrëse si rezultat i daljes.
Kjo mënyrë zbaton ekuacionet e mëposhtme: • Jashtë = Ax – zinxhir , zinxhir = Ay * Az • Jashtë = Ax + zinxhir , zinxhir = Ay * Az • Jashtë = Sëpatë , zinxhir = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Sinjalet IP të Intel FPGA
Figura 2. Sinjalet IP të Intel FPGA DSP me pikë lundruese të Intel 10 GX
Figura tregon sinjalet hyrëse dhe dalëse të bërthamës IP.
Tabela 3. Sinjalet hyrëse IP të Intel FPGA 10 GX të Intel Cyclone XNUMX GX
| Emri i sinjalit | Lloji | Gjerësia | E paracaktuar | Përshkrimi |
| sëpatë [31:0] | Input | 32 | E ulët | Futni autobusin e të dhënave në shumëzues. E disponueshme në:
• Shto modalitetin • Modaliteti i shumëzimit-Shto pa funksion zinxhiri dhe zinxhiri • Modaliteti vektorial 1 • Modaliteti vektorial 2 |
| ay [31:0] | Input | 32 | E ulët | Futni autobusin e të dhënave në shumëzues.
E disponueshme në të gjitha mënyrat operative me pikë lundruese. |
| az [31:0] | Input | 32 | E ulët | Futni autobusin e të dhënave në shumëzues. E disponueshme në:
• Shumëzoni • Shumëzoni Shto • Multiply Acumulate • Modaliteti vektorial 1 • Modaliteti vektorial 2 |
| zinxhir[31:0] | Input | 32 | E ulët | Lidhni këto sinjale me sinjalet e zinxhirit nga bërthama e mëparshme IP DSP me pikë lundruese. |
| clk[2:0] | Input | 3 | E ulët | Sinjalet hyrëse të orës për të gjithë regjistrat.
Këto sinjale të orës janë të disponueshme vetëm nëse ndonjë nga regjistrat e hyrjes, regjistrat e tubacionit ose regjistri i daljes është vendosur në Ora0 or Ora1 or Ora2. |
| en[2:0] | Input | 3 | Lartë | Aktivizo orën për clk[2:0]. Këto sinjale janë aktive - të larta.
• ena[0] është për Ora0 • ena[1] është për Ora1 • ena[2] është për Ora2 |
| aclr [1:0] | Input | 2 | E ulët | Sinjalet hyrëse të qarta asinkrone për të gjithë regjistrat. Këto sinjale janë aktive-të larta.
Përdorni aclr[0] për të gjithë regjistrat e hyrjes dhe përdorimin aclr[1] për të gjithë regjistrat e tubacioneve dhe të prodhimit. |
| grumbullohen | Input | 1 | E ulët | Sinjali i hyrjes për të aktivizuar ose çaktivizuar funksionin e akumulatorit.
• Vendosni këtë sinjal për të mundësuar reagimin në daljen e grumbulluesit. • Shprehni këtë sinjal për të çaktivizuar mekanizmin e reagimit. Ju mund ta pohoni ose të hiqni dorë këtë sinjal gjatë kohës së funksionimit. Disponohet në modalitetin Multiply Acumulate. |
| zinxhir [31:0] | Prodhimi | 32 | — | Lidhni këto sinjale me sinjalet zinxhir të bërthamës së ardhshme IP DSP me pikë lundruese. |
| rezultati[31:0] | Prodhimi | 32 | — | Nxjerr autobusin e të dhënave nga bërthama IP. |
Historia e rishikimit të dokumentit
Ndryshimet në Udhëzuesin e Përdoruesit të Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Data | Versioni | Ndryshimet |
| Nëntor 2017 | 2017.11.06 | Lëshimi fillestar. |
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
Dokumentet / Burimet
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfUdhëzuesi i përdoruesit Cikloni 10 Native FloatingPoint DSP FPGA IP, 10 FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
