intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP-brugervejledning

Parametrisering af Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Vælg forskellige parametre for at skabe en IP-kerne, der passer til dit design.

1. I Intel® Quartus® Prime Pro Edition skal du oprette et nyt projekt, der er rettet mod en Intel Cyclone® 10 GX-enhed.
2. I IP Catalog skal du klikke på Bibliotek ➤ DSP ➤ Primitiv DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP-parametereditor åbner.
3. I dialogboksen Ny IP-variation skal du indtaste et enhedsnavn og klikke på OK.
4. Under Parametre skal du vælge DSP-skabelonen og View du vil have til din IP-kerne
5. I DSP-blokken View, skifte ur eller nulstilling af hvert gyldigt register.
6. For Multiply Add eller Vector Mode 1 skal du klikke på Chain In multiplexeren i GUI'en for at vælge input fra chainin-port eller Axe-port.
7. Klik på Adder-symbolet i GUI for at vælge addition eller subtraktion.
8. Klik på Chain Out-multiplekseren i GUI for at aktivere chainout-port.
9. Klik på Generer HDL.
10. Klik på Udfør.

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-parametre
Tabel 1. Parametre

Parameter	Værdi	Standardværdi	Beskrivelse
DSP skabelon	Gange Tilføje Multiplicer Tilføj Multiplicer Akkumulér vektortilstand 1 Vektortilstand 2	Gange	Vælg den ønskede driftstilstand for DSP-blokken. Den valgte operation afspejles i DSP blok View.
View	Register Aktiverer Register Clears	Registrer Aktiverer	Muligheder for at vælge clocking skema eller nulstille skema for registre view. Den valgte operation afspejles i DSP blok View.
fortsatte…

Parameter	Værdi	Standardværdi	Beskrivelse
			Vælge Registrer Aktiverer for DSP blok View for at vise registre clocking skema. Du kan ændre urene for hvert af registrene i denne view. Vælge Registrering rydder for DSP blok View for at vise registre nulstillingsskema. Tænd Brug Single Clear for at ændre skemaet for nulstilling af registre.
Brug Single Clear	Til eller fra	Slukket	Slå denne parameter til, hvis du ønsker en enkelt nulstilling for at nulstille alle registrene i DSP-blokken. Slå denne parameter fra for at bruge forskellige nulstillingsporte til at nulstille registrene. Tænd for klart 0 på udgangsregister; sluk for klar 1 på udgangsregister. Ryd 0 til inputregistre bruger aclr[0] signal. Ryd 1 til output- og pipelineregistre aclr[1] signal. Alle indgangsregistre bruger aclr[0] nulstillingssignal. Alle output- og pipeline-registre bruger aclr[1]-nulstillingssignal.
DSP View Blok.
Kæde i multiplexer (14)	Aktivere deaktivere	Deaktiver	Klik på multiplexeren for at aktivere chainin havn.
Chain Out multiplexer (12)	Slå fra Slå til	Deaktiver	Klik på multiplexeren for at aktivere chainout havn.
Hugorm (13)	+ –	+	Klik på Adder symbol for at vælge additions- eller subtraktionstilstand.
Registrer Ur • økse_ur (2) • ay_clock (3) • az_clock (4) • multi_pipeline_clock k(5) • ax_chainin_pl_clock k (7) • adder_input_clock (9) • adder_input_2_clock (10) • output_clock (11) • akkumulere_ur (1) • accum_pipeline_clock (6) • accum_adder_clock k (8)	Ingen Ur 0 Ur 1 Ur 2	Ur 0	For at omgå ethvert register skal du skifte registeruret til Ingen. Skift registeruret til: •    Ur 0 at bruge clk[0]-signalet som urkilde •    Ur 1 at bruge clk[1]-signalet som urkilde •    Ur 2 at bruge clk[2]-signalet som urkilde Du kan kun ændre disse indstillinger, når du vælger Registrer Aktiverer in View parameter.

Figur 1. DSP-blok View

Tabel 2. DSP skabeloner

DSP skabeloner	Beskrivelse
Gange	Udfører en enkelt præcisionsmultiplikationsoperation og anvender følgende ligning: • Ud = Ay * Az
Tilføje	Udfører en enkelt præcisionsadditions- eller subtraktionsoperation og anvender følgende ligninger:. • Ud = Ay + Axe • Ud = Ay – Axe
Multiplicer Tilføj	Denne tilstand udfører enkelt præcisionsmultiplikation efterfulgt af additions- eller subtraktionsoperationer og anvender følgende ligninger. • Ud = (Ay * Az) – chainin • Ud = (Ay * Az) + chainin • Ud = (Ay * Az) – Axe • Ud = (Ay * Az) + Axe
Multiplicer Akkumuler	Udfører floating-point multiplikation efterfulgt af floating-point addition eller subtraktion med det foregående multiplikationsresultat og anvender følgende ligninger: • Ud(t) = [Ay(t) * Az(t)] – Ud (t-1) når akkumulerer signalet køres højt. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), når den akkumulerede port køres højt. • Out(t) = Ay(t) * Az(t), når den akkumulerede port køres lavt.
Vektortilstand 1	Udfører floating-point multiplikation efterfulgt af floating-point addition eller subtraktion med kædeinputtet fra den foregående variable DSP-blok og anvender følgende ligninger:.
fortsatte…

DSP skabeloner	Beskrivelse
	• Ud = (Ay * Az) – chainin • Ud = (Ay * Az) + chainin • Ud = (Ay * Az), chainout = Axe
Vektortilstand 2	Udfører floating-point multiplikation, hvor IP-kernen føder multiplikationsresultatet direkte til chainout. IP-kernen adderer eller trækker derefter kædeinputtet fra den foregående variable DSP-blok fra input Ax som outputresultat. Denne tilstand anvender følgende ligninger: • Out = Axe – chainin , chainout = Ay * Az • Out = Axe + chainin , chainout = Ay * Az • Out = Axe , chainout = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signaler

Figur 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signaler
Figuren viser indgangs- og udgangssignalerne for IP-kernen.

Tabel 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-inputsignaler

Signal navn	Type	Bredde	Misligholdelse	Beskrivelse
økse[31:0]	Input	32	Lav	Input databus til multiplikatoren. Tilgængelig i: • Tilføj tilstand • Multiply-Add-tilstand uden chainin og chainout-funktion • Vektortilstand 1 • Vektortilstand 2
ay[31:0]	Input	32	Lav	Input databus til multiplikatoren. Tilgængelig i alle floating-point driftstilstande.
az[31:0]	Input	32	Lav	Input databus til multiplikatoren. Tilgængelig i: • Multiplicer • Multiplicer Tilføj • Multiplicer Akkumuler • Vektortilstand 1 • Vektortilstand 2
kæden[31:0]	Input	32	Lav	Forbind disse signaler til chainout-signalerne fra den foregående floating-point DSP IP-kerne.
klk[2:0]	Input	3	Lav	Input clock-signaler for alle registre. Disse kloksignaler er kun tilgængelige, hvis nogen af ​​inputregistrene, pipelineregistrene eller outputregistrene er indstillet til Ur 0 or Ur 1 or Ur 2.
ena[2:0]	Input	3	Høj	Ur aktiveret for clk[2:0]. Disse signaler er aktive-Høj. • ena[0] er for Ur 0 • ena[1] er for Ur 1 • ena[2] er for Ur 2
aclr[1:0]	Input	2	Lav	Asynkrone klare indgangssignaler til alle registre. Disse signaler er aktive-høje. Bruge aclr[0] til alle inputregistre og brug aclr[1] for alle pipeline- og outputregistre.
ophobe	Input	1	Lav	Indgangssignal for at aktivere eller deaktivere akkumulatorfunktionen. • Aktiver dette signal for at aktivere feedback på addererens output. • Deaktiver dette signal for at deaktivere feedbackmekanismen. Du kan hævde eller deaktivere dette signal under kørsel. Tilgængelig i Multiply Accumulate-tilstand.
chainout[31:0]	Produktion	32	—	Forbind disse signaler til kædesignalerne i den næste floating-point DSP IP-kerne.
resultat[31:0]	Produktion	32	—	Output databus fra IP-kerne.

Revisionshistorik for dokument

Ændringer til Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP brugervejledning

Dato	Version	Ændringer
november 2017	2017.11.06	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.

Dokumenter/ressourcer

intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfBrugervejledning Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referencer

• Brugermanual