intel Cyclone 10 IP FPGA DSP FloatingPoint Asli
Intel® Cyclone® 10 GX Native Floating-Point DSP Panduan Pengguna Intel® FPGA IP
Parameterisasi Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Pilih parameter yang berbeda untuk membuat inti IP yang cocok untuk desain Anda.
- Di Intel® Quartus® Prime Pro Edition, buat proyek baru yang menargetkan perangkat Intel Cyclone® 10 GX.
- Di Katalog IP, klik Perpustakaan ➤ DSP ➤ DSP Primitif ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Editor parameter IP Inti Intel Cyclone 10 GX Native Floating-Point DSP terbuka. - Di kotak dialog Variasi IP Baru, masukkan Nama Entitas dan klik OK.
- Di bawah Parameter, pilih Template DSP dan View Anda inginkan untuk inti IP Anda
- Di Blok DSP View, alihkan jam atau setel ulang setiap register yang valid.
- Untuk Multiply Add atau Vector Mode 1, klik multiplexer Chain In di GUI untuk memilih input dari port chainin atau port Axe.
- Klik simbol Adder di GUI untuk memilih penjumlahan atau pengurangan.
- Klik pada multiplexer Chain Out di GUI untuk mengaktifkan port chainout.
- Klik Hasilkan HDL.
- Klik Selesai.
Intel Cyclone 10 GX Native Floating-Point DSP Parameter Intel FPGA IP
Tabel 1. Parameter
| Parameter | Nilai | Nilai Default | Keterangan |
| Templat DSP | Berkembang biak Menambahkan
Perkalian Tambah Perkalian Akumulasi Mode Vektor 1 Modus Vektor 2 |
Berkembang biak | Pilih mode operasional yang diinginkan untuk blok DSP.
Operasi yang dipilih tercermin dalam Blok DSP View. |
| View | Daftar Mengaktifkan Hapus Daftar | Daftar Aktifkan | Opsi untuk memilih skema pencatatan jam kerja atau skema reset untuk register view. Operasi yang dipilih tercermin dalam Blok DSP View. |
| lanjutan… | |||
| Parameter | Nilai | Nilai Default | Keterangan |
| Memilih Daftar Aktifkan untuk Blok DSP View untuk menunjukkan skema pencatatan jam kerja register. Anda dapat mengubah jam untuk setiap register di sini view.
Memilih Daftar Hapus untuk Blok DSP View untuk menampilkan skema reset register. Menyalakan Gunakan Hapus Tunggal untuk mengubah skema reset register. |
|||
| Gunakan Hapus Tunggal | Hidup atau mati | Mati | Nyalakan parameter ini jika Anda ingin reset tunggal untuk mereset semua register di blok DSP. Matikan parameter ini untuk menggunakan port reset yang berbeda untuk mereset register.
Nyalakan untuk menghapus 0 pada register keluaran; matikan untuk hapus 1 pada register keluaran. Hapus 0 untuk register input menggunakan aclr[0] sinyal. Hapus 1 untuk penggunaan register output dan pipeline sinyal aclr[1]. Semua register input menggunakan sinyal aclr[0] reset. Semua register output dan pipeline menggunakan sinyal aclr[1] reset. |
| DSP View Memblokir. | |||
| Rantai Dalam Multiplexer (14) | Aktifkan Nonaktifkan | Cacat | Klik pada multiplexer untuk mengaktifkan chainin
pelabuhan. |
| Rantai Keluar Multiplexer (12) | Menonaktifkan Mengaktifkan | Cacat | Klik pada multiplexer untuk mengaktifkan chainout
pelabuhan. |
| Penambah (13) | +
– |
+ | Klik pada Ular berbisa simbol untuk memilih mode penjumlahan atau pengurangan. |
| Daftar Jam
• ax_clock (2) • ay_clock (3) • az_jam (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • penambah_input_2_jam (10) • jam_keluaran (11) • akumulasi_jam (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Tidak ada Jam 0
Jam 1 Jam 2 |
Jam 0 | Untuk melewati register apa pun, alihkan jam register ke Tidak ada.
Alihkan jam daftar ke: • Jam 0 untuk menggunakan sinyal clk[0] sebagai sumber clock • Jam 1 untuk menggunakan sinyal clk[1] sebagai sumber clock • Jam 2 untuk menggunakan sinyal clk[2] sebagai sumber clock Anda hanya dapat mengubah setelan ini saat memilih Daftar Aktifkan in View parameter. |
Gambar 1. Blok DSP View
Tabel 2. Template DSP
| Templat DSP | Keterangan |
| Berkembang biak | Melakukan operasi perkalian presisi tunggal dan menerapkan persamaan berikut:
• Keluar = Ay * Az |
| Menambahkan | Melakukan operasi penjumlahan atau pengurangan presisi tunggal dan menerapkan persamaan berikut:.
• Keluar = Ay + Ax • Keluar = Ay – Ax |
| Kalikan Tambahkan | Mode ini melakukan perkalian presisi tunggal, diikuti dengan operasi penjumlahan atau pengurangan dan menerapkan persamaan berikut.
• Keluar = (Ay * Az) – berantai • Keluar = (Ay * Az) + chainin • Keluar = (Ay * Az) – Ax • Keluar = (Ay * Az) + Ax |
| Lipat gandakan Akumulasi | Melakukan perkalian titik-mengambang diikuti dengan penjumlahan atau pengurangan titik-mengambang dengan hasil perkalian sebelumnya dan menerapkan persamaan berikut:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) saat terakumulasi sinyal didorong tinggi. • Keluar(t) = [Ay(t) * Az(t)] + Keluar (t-1) saat port akumulasi didorong tinggi. • Out(t) = Ay(t) * Az(t) ketika port akumulasi didorong rendah. |
| Modus Vektor 1 | Melakukan perkalian floating-point diikuti dengan penambahan atau pengurangan floating-point dengan input chainin dari blok DSP variabel sebelumnya dan menerapkan persamaan berikut:. |
| lanjutan… | |
| Templat DSP | Keterangan |
| • Keluar = (Ay * Az) – berantai
• Keluar = (Ay * Az) + chainin • Keluar = (Ay * Az) , rantai keluar = Ax |
|
| Modus Vektor 2 | Melakukan perkalian floating-point di mana inti IP mengumpan hasil perkalian langsung ke chainout. Inti IP kemudian menambah atau mengurangi input chainin dari blok DSP variabel sebelumnya dari input Ax sebagai hasil output.
Mode ini menerapkan persamaan berikut: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Sinyal IP Intel FPGA DSP Titik Mengambang Asli Intel Cyclone 10 GX
Gambar 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Angka tersebut menunjukkan sinyal input dan output dari inti IP.
Tabel 3. Intel Cyclone 10 GX Native Floating-Point DSP Sinyal Input IP Intel FPGA
| Nama Sinyal | Jenis | Lebar | Bawaan | Keterangan |
| kapak[31:0] | Masukan | 32 | Rendah | Input data bus ke multiplier. Tersedia di:
• Tambahkan modus • Multiply-Add mode tanpa fitur chainin dan chainout • Modus Vektor 1 • Modus Vektor 2 |
| ya[31:0] | Masukan | 32 | Rendah | Input data bus ke multiplier.
Tersedia di semua mode operasional floating-point. |
| az[31:0] | Masukan | 32 | Rendah | Input data bus ke multiplier. Tersedia di:
• Kalikan • Kalikan Tambah • Kalikan Akumulasi • Modus Vektor 1 • Modus Vektor 2 |
| berantai[31:0] | Masukan | 32 | Rendah | Sambungkan sinyal ini ke sinyal chainout dari inti IP DSP titik-mengambang sebelumnya. |
| klik[2:0] | Masukan | 3 | Rendah | Masukan sinyal clock untuk semua register.
Sinyal jam ini hanya tersedia jika salah satu register input, register pipa, atau register output diatur ke Jam0 or Jam1 or Jam2. |
| satu[2:0] | Masukan | 3 | Tinggi | Jam diaktifkan untuk clk[2:0]. Sinyal-sinyal ini aktif-Tinggi.
• ena[0] adalah untuk Jam0 • ena[1] adalah untuk Jam1 • ena[2] adalah untuk Jam2 |
| aclr[1:0] | Masukan | 2 | Rendah | Sinyal input clear asinkron untuk semua register. Sinyal-sinyal ini aktif-tinggi.
Menggunakan aclr[0] untuk semua register masukan dan penggunaan aclr[1] untuk semua register pipa dan keluaran. |
| mengumpulkan | Masukan | 1 | Rendah | Sinyal input untuk mengaktifkan atau menonaktifkan fitur akumulator.
• Tegaskan sinyal ini untuk mengaktifkan umpan balik keluaran penambah. • Batalkan penegasan sinyal ini untuk menonaktifkan mekanisme umpan balik. Anda dapat menegaskan atau membatalkan penegasan sinyal ini selama runtime. Tersedia dalam mode Multiply Accumulate. |
| rangkaian[31:0] | Keluaran | 32 | — | Sambungkan sinyal-sinyal ini ke sinyal berantai dari inti IP DSP titik-mengambang berikutnya. |
| hasil[31:0] | Keluaran | 32 | — | Bus data keluaran dari inti IP. |
Riwayat Revisi Dokumen
Perubahan pada Intel Cyclone 10 GX Native Floating-Point DSP Panduan Pengguna Intel FPGA IP
| Tanggal | Versi | Perubahan |
| November 2017 | 2017.11.06 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel Cyclone 10 IP FPGA DSP FloatingPoint Asli [Bahasa Indonesia:] Panduan Pengguna Topan 10 IP FPGA DSP DSP Asli, 10 IP FPGA DSP DSP Asli, IP FPGA DSP DSP Asli, IP FPGA DSP DSP Asli, IP FPGA DSP, IP FPGA |
