intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Посібник користувача
Параметризація Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Виберіть різні параметри, щоб створити IP-ядро, яке підходить для вашого проекту.
- У Intel® Quartus® Prime Pro Edition створіть новий проект, націлений на пристрій Intel Cyclone® 10 GX.
- У каталозі IP клацніть Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Відкриється редактор параметрів Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - У діалоговому вікні New IP Variation введіть ім’я об’єкта та натисніть OK.
- У розділі «Параметри» виберіть шаблон DSP і виберіть View ви хочете для свого ядра IP
- У блоці DSP View, перемикання годинника або скидання кожного дійсного регістру.
- Для Multiply Add або Vector Mode 1 клацніть мультиплексор Chain In у графічному інтерфейсі користувача, щоб вибрати вхід із порту chainin або порту Axe.
- Клацніть символ суматора в графічному інтерфейсі користувача, щоб вибрати додавання або віднімання.
- Клацніть мультиплексор Chain Out у графічному інтерфейсі користувача, щоб увімкнути порт Chainout.
- Натисніть Створити HDL.
- Натисніть Готово.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Parameters
Таблиця 1. Параметри
| Параметр | Значення | Значення за замовчуванням | опис |
| Шаблон DSP | Помножити додати
Множення Додавання Множення Накопичення Векторний режим 1 Векторний режим 2 |
Помножити | Виберіть потрібний режим роботи для блоку DSP.
Вибрана операція відображається в Блок DSP View. |
| View | Register Enables Register Clears | Реєстрація дозволяє | Параметри вибору тактової схеми або схеми скидання для регістрів view. Вибрана операція відображається в Блок DSP View. |
| продовження... | |||
| Параметр | Значення | Значення за замовчуванням | опис |
| Виберіть Реєстрація дозволяє для Блок DSP View щоб показати схему тактування регістрів. Ви можете змінити годинник для кожного з регістрів у цьому view.
Виберіть Реєстрація очищається для Блок DSP View щоб показати схему скидання регістрів. Ввімкнути Використовуйте Single Clear змінити схему скидання регістрів. |
|||
| Використовуйте Single Clear | Увімкнути або вимкнути | Вимкнено | Увімкніть цей параметр, якщо ви хочете, щоб одноразове скидання скинуло всі регістри в блоці DSP. Вимкніть цей параметр, щоб використовувати різні порти скидання для скидання регістрів.
Увімкніть для очищення 0 вихідного регістру; вимкнути для очищення 1 у вихідному регістрі. Ясно 0 для вхідних регістрів використовує aclr[0] сигнал. Ясно 1 для використання вихідних і конвеєрних регістрів сигнал aclr[1]. Усі вхідні регістри використовують сигнал скидання aclr[0]. Усі вихідні та конвеєрні регістри використовують сигнал скидання aclr[1]. |
| DSP View Блокувати. | |||
| Ланцюговий мультиплексор (14) | Увімкнути Вимкнути | Вимкнути | Клацніть мультиплексор, щоб увімкнути з’єднання
порт. |
| Вихідний мультиплексор (12) | Заборонено Дозволено | Вимкнути | Клацніть мультиплексор, щоб увімкнути ланцюжок
порт. |
| гадюка (13) | +
– |
+ | Натисніть на гадюка для вибору режиму додавання або віднімання. |
| Зареєструвати годинник
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • накопичувати годинник (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Жодного Годинник 0
Годинник 1 Годинник 2 |
Годинник 0 | Щоб обійти будь-який регістр, перемкніть регістровий годинник на Жодного.
Перемкніть годинник реєстру на: • Годинник 0 використовувати сигнал clk[0] як джерело синхронізації • Годинник 1 використовувати сигнал clk[1] як джерело синхронізації • Годинник 2 використовувати сигнал clk[2] як джерело синхронізації Ви можете змінити ці налаштування, лише коли ви виберете Реєстрація дозволяє in View параметр. |
Рисунок 1. Блок DSP View
Таблиця 2. Шаблони DSP
| Шаблони DSP | опис |
| Помножити | Виконує операцію множення одинарної точності та застосовує таке рівняння:
• Out = Ay * Az |
| додати | Виконує операцію додавання або віднімання з одиничною точністю та застосовує такі рівняння:.
• Out = Ay + Ax • Out = Ay – Ax |
| Множення Додати | У цьому режимі виконується множення з одинарною точністю, а потім операції додавання або віднімання та застосовуються наступні рівняння.
• Out = (Ay * Az) – ланцюжок • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Множити Накопичувати | Виконує множення з плаваючою комою, а потім додавання або віднімання з плаваючою комою з попереднім результатом множення та застосовує такі рівняння:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) при накопиченні сигнал високий. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), коли накопичувальний порт працює на високому рівні. • Out(t) = Ay(t) * Az(t), коли накопичувальний порт знаходиться на низькому рівні. |
| Векторний режим 1 | Виконує множення з плаваючою комою, а потім додавання або віднімання з плаваючою комою за допомогою вхідних даних з попереднього блоку DSP змінної та застосовує такі рівняння:. |
| продовження... | |
| Шаблони DSP | опис |
| • Out = (Ay * Az) – ланцюжок
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| Векторний режим 2 | Виконує множення з плаваючою комою, де IP-ядро передає результат множення безпосередньо в ланцюжок. Потім IP-ядро додає або віднімає вхідні дані Chainin з попереднього змінного блоку DSP із входу Ax як вихідний результат.
У цьому режимі застосовуються такі рівняння: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-сигнали
Рисунок 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-сигнали
На малюнку показані вхідні та вихідні сигнали ядра IP.
Таблиця 3. Вхідні IP-сигнали Intel Cyclone 10 GX з плаваючою комою Intel FPGA
| Назва сигналу | Тип | Ширина | За замовчуванням | опис |
| сокира[31:0] | Введення | 32 | Низький | Вхідна шина даних до помножувача. Доступний у:
• Режим додавання • Режим множення-додавання без функції зчеплення та з’єднання • Векторний режим 1 • Векторний режим 2 |
| ай[31:0] | Введення | 32 | Низький | Вхідна шина даних до помножувача.
Доступний у всіх режимах роботи з плаваючою комою. |
| az[31:0] | Введення | 32 | Низький | Вхідна шина даних до помножувача. Доступний у:
• Помножити • Множення Додати • Множення, накопичення • Векторний режим 1 • Векторний режим 2 |
| ланцюг[31:0] | Введення | 32 | Низький | Підключіть ці сигнали до сигналів ланцюгування з попереднього IP-ядра DSP з плаваючою комою. |
| clk[2:0] | Введення | 3 | Низький | Вхідні тактові сигнали для всіх регістрів.
Ці тактові сигнали доступні, лише якщо будь-який із вхідних регістрів, конвеєрних регістрів або вихідних регістрів встановлено на Годинник0 or Годинник1 or Годинник2. |
| ena[2:0] | Введення | 3 | Високий | Увімкнення годинника для clk[2:0]. Ці сигнали активні-високі.
• ena[0] для Годинник0 • ena[1] для Годинник1 • ena[2] для Годинник2 |
| aclr[1:0] | Введення | 2 | Низький | Асинхронні чисті вхідні сигнали для всіх регістрів. Ці сигнали активні-високі.
використання aclr[0] для всіх вхідних регістрів і використання aclr[1] для всіх конвеєрів і вихідних регістрів. |
| накопичувати | Введення | 1 | Низький | Вхідний сигнал для ввімкнення або вимкнення функції акумулятора.
• Подайте цей сигнал, щоб увімкнути зворотний зв'язок на виході суматора. • Скасуйте цей сигнал, щоб вимкнути механізм зворотного зв'язку. Ви можете встановлювати або скасовувати цей сигнал під час виконання. Доступно в режимі Multiply Accumulate. |
| ланцюг[31:0] | Вихід | 32 | — | Підключіть ці сигнали до сигналів chainin наступного IP-ядра DSP з плаваючою комою. |
| результат[31:0] | Вихід | 32 | — | Вихідна шина даних з ядра IP. |
Історія переглядів документа
Зміни в Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Посібник користувача
| Дата | Версія | Зміни |
| Листопад 2017 року | 2017.11.06 | Початковий випуск. |
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги. *Інші назви та бренди можуть бути власністю інших осіб.
Документи / Ресурси
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfПосібник користувача Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
