インテル Cyclone 10 ネイティブ浮動小数点 DSP FPGA IP
Intel® Cyclone® 10 GX ネイティブ浮動小数点 DSP Intel® FPGA IP ユーザーガイド
Intel® Cyclone® 10 GX ネイティブ浮動小数点 DSP Intel® FPGA IP のパラメータ化
さまざまなパラメータを選択して、設計に適した IP コアを作成します。
- Intel® Quartus® Prime Pro Edition で、Intel Cyclone® 10 GX デバイスをターゲットとする新しいプロジェクトを作成します。
- IP カタログで、ライブラリ ➤ DSP ➤ プリミティブ DSP ➤ Intel Cyclone 10 GX ネイティブ浮動小数点 DSP をクリックします。
Intel Cyclone 10 GX ネイティブ浮動小数点 DSP IP コアの IP パラメータ エディターが開きます。 - [新しい IP バリエーション] ダイアログ ボックスで、エンティティ名を入力し、[OK] をクリックします。
- パラメータでDSPテンプレートを選択し、 View IPコアに必要な
- DSPブロック内 View、各有効なレジスタのクロックまたはリセットを切り替えます。
- 乗算加算またはベクトル モード 1 の場合、GUI の Chain In マルチプレクサをクリックして、Chainin ポートまたは Ax ポートからの入力を選択します。
- 加算または減算を選択するには、GUI の加算器シンボルをクリックします。
- チェーンアウト ポートを有効にするには、GUI でチェーンアウト マルチプレクサをクリックします。
- HDL の生成をクリックします。
- [完了]をクリックします。
Intel Cyclone 10 GX ネイティブ浮動小数点 DSP Intel FPGA IP パラメータ
表 1. パラメータ
| パラメータ | 価値 | デフォルト値 | 説明 |
| DSP テンプレート | 掛け算 追加
乗算、加算、積算、ベクトルモード1 ベクトルモード2 |
掛け算 | DSP ブロックの目的の動作モードを選択します。
選択した操作は、 DSPブロック View. |
| View | レジスタを有効にする レジスタをクリアする | レジスタの有効化 | レジスタのクロック方式またはリセット方式を選択するオプション view選択した操作は、 DSPブロック View. |
| 続き… | |||
| パラメータ | 価値 | デフォルト値 | 説明 |
| 選択 レジスタの有効化 のために DSPブロック View レジスタのクロック方式を表示します。この画面で各レジスタのクロックを変更できます。 view.
選択 レジスタクリア のために DSPブロック View レジスタのリセットスキームを表示します。オンにします シングルクリアを使用する レジスタのリセット方式を変更します。 |
|||
| シングルクリアを使用する | オンまたはオフ | オフ | DSP ブロック内のすべてのレジスタを 1 回のリセットでリセットする場合は、このパラメータをオンにします。レジスタをリセットするために別のリセット ポートを使用する場合は、このパラメータをオフにします。
出力レジスタの 0 をクリアするにはオンにします。出力レジスタの 1 をクリアするにはオフにします。 0をクリア 入力レジスタにはaclr[0]を使用する 信号。 1をクリア 出力およびパイプラインレジスタでは aclr[1]シグナル。 すべての入力レジスタはaclr[0]リセット信号を使用します。すべての出力およびパイプラインレジスタはaclr[1]リセット信号を使用します。 |
| DSP View ブロック。 | |||
| チェーンインマルチプレクサ (14) | 有効無効 | 無効にする | マルチプレクサをクリックしてチェーンインを有効にします
ポート。 |
| チェーン出力マルチプレクサ (12) | 有効化、無効化 | 無効にする | マルチプレクサをクリックしてチェーンアウトを有効にします
ポート。 |
| アダー (13) | +
– |
+ | をクリックしてください アダー 加算モードまたは減算モードを選択するための記号。 |
| レジスタークロック
• 斧クロック (2) • 時計 (3) • az_clock (4) • マルチパイプラインクロック(5) • ax_chainin_pl_lock (7) • 加算器入力クロック (9) • adder_input_2_clock (10) • 出力クロック (11) • 蓄積クロック (1) • accum_pipeline_clock (6) • accum_adder_clock (8) |
なし 時計0
時計1 時計2 |
時計0 | レジスタをバイパスするには、レジスタクロックを なし.
レジスタクロックを次のように切り替えます。 • 時計0 clk[0]信号をクロックソースとして使用する • 時計1 clk[1]信号をクロックソースとして使用する • 時計2 clk[2]信号をクロックソースとして使用する これらの設定は、 レジスタの有効化 in View パラメータ。 |
図1. DSPブロック View
表2. DSPテンプレート
| DSP テンプレート | 説明 |
| 掛け算 | 単精度乗算演算を実行し、次の式を適用します。
• アウト = Ay * Az |
| 追加 | 単精度加算または減算演算を実行し、次の式を適用します。
• アウト = Ay + Ax • アウト = Ay – Ax |
| 掛け算 足し算 | このモードでは、単精度乗算を実行し、その後に加算または減算演算を実行し、次の式を適用します。
• アウト = (Ay * Az) – チェインイン • アウト = (Ay * Az) + チェインイン • 出力 = (Ay * Az) – Ax • 出力 = (Ay * Az) + Ax |
| 掛け算して累算する | 浮動小数点乗算を実行し、その後に前回の乗算結果との浮動小数点加算または減算を実行し、次の式を適用します。
• Out(t) = [Ay(t) * Az(t)] – 累積時のOut (t-1) 信号はハイになります。 • 累算ポートがハイに駆動されている場合、Out(t) = [Ay(t) * Az(t)] + Out (t-1)。 • 累算ポートがローに駆動されている場合、Out(t) = Ay(t) * Az(t)。 |
| ベクトルモード1 | 前の可変 DSP ブロックからのチェーンイン入力を使用して、浮動小数点乗算に続いて浮動小数点加算または減算を実行し、次の式を適用します。 |
| 続き… | |
| DSP テンプレート | 説明 |
| • アウト = (Ay * Az) – チェインイン
• アウト = (Ay * Az) + チェインイン • アウト = (Ay * Az) 、チェーンアウト = Ax |
|
| ベクトルモード2 | 浮動小数点乗算を実行し、IP コアは乗算結果を直接チェーンアウトに送ります。次に、IP コアは、前の可変 DSP ブロックからのチェーンイン入力を入力 Ax に加算または減算して出力結果として出力します。
このモードでは、次の式が適用されます。 • Out = Ax – チェインイン、チェインアウト = Ay * Az • アウト = Ax + チェーンイン、チェーンアウト = Ay * Az • アウト = Ax、チェーンアウト = Ay * Az |
Intel Cyclone 10 GX ネイティブ浮動小数点 DSP Intel FPGA IP 信号
図2. Intel Cyclone 10 GXネイティブ浮動小数点DSP Intel FPGA IP信号
この図は、IP コアの入力信号と出力信号を示しています。
表3. Intel Cyclone 10 GXネイティブ浮動小数点DSP Intel FPGA IP入力信号
| 信号名 | タイプ | 幅 | デフォルト | 説明 |
| 斧[31:0] | 入力 | 32 | 低い | 乗算器への入力データ バス。使用可能な形式:
• 追加モード • チェーンインとチェーンアウト機能のない乗算加算モード • ベクトルモード1 • ベクトルモード2 |
| ああ[31:0] | 入力 | 32 | 低い | 乗算器への入力データ バス。
すべての浮動小数点演算モードで使用できます。 |
| az[31:0] | 入力 | 32 | 低い | 乗算器への入力データ バス。使用可能な形式:
• 掛け算 • 掛け算と足し算 • 掛け算して累計する • ベクトルモード1 • ベクトルモード2 |
| チェイン[31:0] | 入力 | 32 | 低い | これらの信号を、前の浮動小数点 DSP IP コアからのチェーンアウト信号に接続します。 |
| クロック[2:0] | 入力 | 3 | 低い | すべてのレジスタのクロック信号を入力します。
これらのクロック信号は、入力レジスタ、パイプラインレジスタ、または出力レジスタのいずれかが クロック0 or クロック1 or クロック2. |
| エナ[2:0] | 入力 | 3 | 高い | clk[2:0]のクロックイネーブル。これらの信号はアクティブハイです。
• ena[0]は クロック0 • ena[1]は クロック1 • ena[2]は クロック2 |
| aclr[1:0] | 入力 | 2 | 低い | すべてのレジスタの非同期クリア入力信号。これらの信号はアクティブ ハイです。
使用 aclr[0] すべての入力レジスターと使用 aclr[1] すべてのパイプラインおよび出力レジスタに対して。 |
| 蓄積する | 入力 | 1 | 低い | アキュムレータ機能を有効または無効にする入力信号。
• 加算器の出力のフィードバックを有効にするには、この信号をアサートします。 • フィードバック メカニズムを無効にするには、この信号をデアサートします。 実行時にこの信号をアサートまたはデアサートすることができます。 乗算累積モードで使用できます。 |
| チェーンアウト[31:0] | 出力 | 32 | — | これらの信号を次の浮動小数点 DSP IP コアのチェーンイン信号に接続します。 |
| 結果[31:0] | 出力 | 32 | — | IP コアからの出力データ バス。 |
ドキュメントの改訂履歴
Intel Cyclone 10 GX ネイティブ浮動小数点 DSP Intel FPGA IP ユーザーガイドの変更
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.11.06 | 初回リリース。 |
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ドキュメント / リソース
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