intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Gwida għall-Utent Intel® FPGA IP

Parametrizzar tal-Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Agħżel parametri differenti biex toħloq qalba IP adattata għad-disinn tiegħek.

1. Fl-Intel® Quartus® Prime Pro Edition, oħloq proġett ġdid li jimmira apparat Intel Cyclone® 10 GX.
2. Fil-Katalgu IP, ikklikkja fuq Librerija ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Jiftaħ l-editur tal-parametri IP Core IP tal-Intel Cyclone 10 GX Native Floating-Point DSP IP Core.
3. Fil-kaxxa ta' dialog Varjazzjoni IP Ġdida, daħħal Isem tal-Entità u kklikkja OK.
4. Taħt Parametri, agħżel il-Mudell DSP u l- View trid għall-qalba tal-IP tiegħek
5. Fil-Blokk DSP View, taqleb l-arloġġ jew reset ta' kull reġistru validu.
6. Għall-Multiplika Żid jew il-Modalità Vector 1, ikklikkja fuq il-multiplexer Chain In fil-GUI biex tagħżel input mill-port tal-katina jew mill-port Ax.
7. Ikklikkja s-simbolu tal-Adder fil-GUI biex tagħżel iż-żieda jew it-tnaqqis.
8. Ikklikkja fuq il-multiplexer Chain Out fil-GUI biex tippermetti l-port chainout.
9. Ikklikkja Iġġenera HDL.
10. Ikklikkja Finish.

Intel Cyclone 10 GX Native Floating-Point DSP Parametri IP Intel FPGA
Tabella 1. Parametri

Parametru	Valur	Valur Default	Deskrizzjoni
Mudell DSP	Immoltiplika Żid Immultiplika Żid Immultiplika Akkumula l-Modalità tal-Vector 1 Modalità Vettur 2	Immoltiplika	Agħżel il-mod operattiv mixtieq għall-blokk DSP. L-operazzjoni magħżula hija riflessa fil- Blokk DSP View.
View	Reġistru Jippermetti Reġistru Clears	Reġistru Jippermetti	Għażliet biex tagħżel skema ta 'clocking jew skema ta' reset għar-reġistri view. L-operazzjoni magħżula hija riflessa fil- Blokk DSP View.
kompla...

Parametru	Valur	Valur Default	Deskrizzjoni
			Agħżel Reġistru Jippermetti għal Blokk DSP View biex turi skema ta’ clocking tar-reġistri. Tista' tibdel l-arloġġi għal kull wieħed mir-reġistri f'dan view. Agħżel Reġistru Clears għal Blokk DSP View biex turi skema ta' reset tar-reġistri. Ixgħel Uża Single Clear biex tibdel l-iskema ta’ reset tar-reġistri.
Uża Single Clear	Mixgħul jew mitfi	Mitfi	Ixgħel dan il-parametru jekk trid reset wieħed biex reset ir-reġistri kollha fil-blokk DSP. Itfi dan il-parametru biex tuża portijiet ta' reset differenti biex tirreset ir-reġistri. Ixgħel għal 0 ċar fuq ir-reġistru tal-ħruġ; itfi għal ċara 1 fuq ir-reġistru tal-ħruġ. Ċara 0 għar-reġistri tad-dħul juża aclr[0] sinjal. Ċara 1 għall-output u l-użi tar-reġistri tal-pipeline sinjal aclr[1]. Ir-reġistri kollha tad-dħul jużaw sinjal ta' reset aclr[0]. Ir-reġistri kollha tal-output u tal-pipeline jużaw is-sinjal reset aclr[1].
DSP View Blokk.
Katina Fil Multiplexer (14)	Enable Itfi	Itfi	Ikklikkja fuq il-multiplexer biex tippermetti chainin port.
Multiplexer Katina Out (12)	Itfi l-Enable	Itfi	Ikklikkja fuq il-multiplexer biex tippermetti chainout port.
Adder (13)	+ –	+	Ikklikkja fuq il- Adder simbolu biex tagħżel il-mod ta' żieda jew tnaqqis.
Irreġistra Arloġġ • ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cc k(5) • ax_chainin_pl_cloc k (7) • ader_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8)	Xejn Arloġġ 0 Arloġġ 1 Arloġġ 2	Arloġġ 0	Biex tevita kwalunkwe reġistru, taqleb l-arloġġ tar-reġistru għal Xejn. Aqleb l-arloġġ tar-reġistru għal: •    Arloġġ 0 biex tuża sinjal clk[0] bħala s-sors tal-arloġġ •    Arloġġ 1 biex tuża sinjal clk[1] bħala s-sors tal-arloġġ •    Arloġġ 2 biex tuża sinjal clk[2] bħala s-sors tal-arloġġ Tista' tibdel dawn is-settings biss meta tagħżel Reġistru Jippermetti in View parametru.

Figura 1. Blokk DSP View

Tabella 2. Mudelli DSP

Mudelli DSP	Deskrizzjoni
Immoltiplika	Iwettaq operazzjoni ta' multiplikazzjoni ta' preċiżjoni waħda u japplika l-ekwazzjoni li ġejja: • Out = Ay * Az
Żid	Jwettaq operazzjoni ta' żieda jew tnaqqis ta' preċiżjoni waħda u japplika l-ekwazzjonijiet li ġejjin:. • Out = Ay + Ax • Out = Ay – Ax
Immoltiplika Żid	Din il-modalità twettaq multiplikazzjoni ta 'preċiżjoni waħda, segwita minn operazzjonijiet ta' żieda jew tnaqqis u tapplika l-ekwazzjonijiet li ġejjin. • Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax
Immoltiplika Akkumula	Iwettaq multiplikazzjoni b'punt li jvarja segwit b'żieda jew tnaqqis b'punt li jvarja bir-riżultat tal-multiplikazzjoni preċedenti u japplika l-ekwazzjonijiet li ġejjin: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) meta jakkumula sinjal huwa misjuq għoli. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) meta akkumula l-port huwa misjuq għoli. • Out(t) = Ay(t) * Az(t) meta akkumula l-port huwa misjuq baxx.
Modalità Vettur 1	Iwettaq multiplikazzjoni b'punt li jvarja segwit minn żieda jew tnaqqis b'punt li jvarja bl-input chainin mill-blokk DSP varjabbli preċedenti u japplika l-ekwazzjonijiet li ġejjin:.
kompla...

Mudelli DSP	Deskrizzjoni
	• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax
Modalità Vettur 2	Jwettaq multiplikazzjoni floating point fejn il-qalba IP feeds ir-riżultat tal-multiplikazzjoni huwa direttament għal chainout. Il-qalba tal-IP imbagħad iżid jew inaqqas l-input chainin mill-blokk DSP varjabbli preċedenti mill-input Ax bħala r-riżultat tal-output. Din il-modalità tapplika l-ekwazzjonijiet li ġejjin: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Sinjali

Figura 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Sinjali
Il-figura turi s-sinjali tad-dħul u tal-ħruġ tal-qalba tal-IP.

Tabella 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Sinjali ta' Input

Isem tas-Sinjal	Tip	Wisa'	Default	Deskrizzjoni
mannara[31:0]	Input	32	Baxx	Input data bus għall-multiplikatur. Disponibbli fi: • Żid il-mod • Mod immoltiplika-Żid mingħajr karatteristika chainin u chainout • Modalità Vector 1 • Modalità Vector 2
aj[31:0]	Input	32	Baxx	Input data bus għall-multiplikatur. Disponibbli fil-modi operattivi kollha floating-point.
az[31:0]	Input	32	Baxx	Input data bus għall-multiplikatur. Disponibbli fi: • Immoltiplika • Immoltiplika Żid • Immoltiplika Akkumula • Modalità Vector 1 • Modalità Vector 2
katina[31:0]	Input	32	Baxx	Qabbad dawn is-sinjali mas-sinjali chainout mill-qalba IP DSP floating-point preċedenti.
clk[2:0]	Input	3	Baxx	Daħħal sinjali tal-arloġġ għar-reġistri kollha. Dawn is-sinjali tal-arloġġ huma disponibbli biss jekk xi wieħed mir-reġistri tad-dħul, ir-reġistri tal-pipeline, jew ir-reġistru tal-ħruġ huwa ssettjat Arloġġ0 or Arloġġ1 or Arloġġ2.
ena[2:0]	Input	3	Għoli	Attiva l-arloġġ għal clk[2:0]. Dawn is-sinjali huma attivi-Għoli. • ena[0] hija għal Arloġġ0 • ena[1] hija għal Arloġġ1 • ena[2] hija għal Arloġġ2
aclr[1:0]	Input	2	Baxx	Sinjali ta' input ċari asinkroniċi għar-reġistri kollha. Dawn is-sinjali huma attivi-għoli. Użu aclr[0] għar-reġistri kollha tad-dħul u l-użu aclr[1] għar-reġistri kollha tal-pipeline u tal-ħruġ.
jakkumulaw	Input	1	Baxx	Sinjal tad-dħul biex jattiva jew tiddiżattiva l-karatteristika tal-akkumulatur. • Asserixxi dan is-sinjal biex tippermetti feedback l-output ta ' l-addder. • Iddiżattiva dan is-sinjal biex tiddiżattiva l-mekkaniżmu ta' feedback. Tista' tasserixxi jew tneħħi dan is-sinjal waqt ir-run-time. Disponibbli fil-modalità Multiply Accumulate.
chainout[31:0]	Output	32	—	Qabbad dawn is-sinjali mas-sinjali chainin tal-qalba IP DSP floating-point li jmiss.
riżultat[31:0]	Output	32	—	Bus tad-dejta tal-ħruġ mill-qalba tal-IP.

Storja tar-Reviżjoni tad-Dokument

Bidliet fl-Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide

Data	Verżjoni	Bidliet
Novembru 2017	2017.11.06	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Dokumenti / Riżorsi

intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfGwida għall-Utent Ċiklun 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referenzi

• Manwal għall-Utent