Intel Cyclone 10 DSP de punto flotante nativo FPGA IP
Intel® Cyclone® 10 GX DSP de punto flotante nativo Intel® FPGA IP Guía del usuario
Parametrización de Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Seleccione diferentes parámetros para crear un núcleo IP adecuado para su diseño.
- En Intel® Quartus® Prime Pro Edition, cree un nuevo proyecto destinado a un dispositivo Intel Cyclone® 10 GX.
- En Catálogo IP, haga clic en Biblioteca ➤ DSP ➤ DSP primitivo ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Se abre el editor de parámetros de IP de Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - En el cuadro de diálogo Nueva variación de IP, ingrese un Nombre de entidad y haga clic en Aceptar.
- En Parámetros, seleccione la Plantilla DSP y el View quieres para tu IP core
- En el bloque DSP View, cambiar el reloj o restablecer de cada registro válido.
- Para Multiply Add o Vector Mode 1, haga clic en el multiplexor Chain In en la GUI para seleccionar la entrada desde el puerto chainin o el puerto Ax.
- Haga clic en el símbolo Adder en la GUI para seleccionar la suma o la resta.
- Haga clic en el multiplexor Chain Out en la GUI para habilitar el puerto chainout.
- Haga clic en Generar HDL.
- Haga clic en Finalizar.
Intel Cyclone 10 GX nativo de punto flotante DSP Intel FPGA Parámetros de IP
Tabla 1. Parámetros
| Parámetro | Valor | Valor predeterminado | Descripción |
| Plantilla DSP | Multiplicar Agregar
Multiplicar Sumar Multiplicar Acumular Modo vectorial 1 Modo vectorial 2 |
Multiplicar | Seleccione el modo operativo deseado para el bloque DSP.
La operación seleccionada se refleja en la Bloque DSP View. |
| View | Registro Habilita Registro Borra | Registro Habilita | Opciones para seleccionar el esquema de reloj o el esquema de reinicio para registros view. La operación seleccionada se refleja en la Bloque DSP View. |
| continuado… | |||
| Parámetro | Valor | Valor predeterminado | Descripción |
| Seleccionar Registro Habilita para Bloque DSP View para mostrar el esquema de reloj de los registros. Puede cambiar los relojes para cada uno de los registros en este view.
Seleccionar Registro Borra para Bloque DSP View para mostrar el esquema de reinicio de registros. Encender Usar borrado único para cambiar el esquema de reinicio de registros. |
|||
| Usar borrado único | Encendido o apagado | Apagado | Active este parámetro si desea un reinicio único para reiniciar todos los registros en el bloque DSP. Desactive este parámetro para usar diferentes puertos de reinicio para reiniciar los registros.
Encienda para borrar 0 en el registro de salida; apague para borrar 1 en el registro de salida. Borrar 0 para registros de entrada usa aclr[0] señal. Borrar 1 para usos de registros de salida y tubería señal aclr[1]. Todos los registros de entrada utilizan la señal de reinicio aclr[0]. Todos los registros de salida y canalización utilizan la señal de reinicio aclr[1]. |
| Procesador de señal digital (DSP) View Bloquear. | |||
| Cadena en multiplexor (14) | Habilitar deshabilitar | Desactivar | Haga clic en el multiplexor para habilitar chainin
puerto. |
| Multiplexor de cadena (12) | Desactivar Activar | Desactivar | Haga clic en el multiplexor para habilitar el encadenamiento
puerto. |
| Víbora (13) | +
– |
+ | Haga clic en el Sumador símbolo para seleccionar el modo de suma o resta. |
| Registrar Reloj
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock (5) • ax_chainin_pl_clock (7) • sumador_entrada_reloj (9) • adder_input_2_clock (10) • salida_reloj (11) • acumular_reloj (1) • accum_pipeline_clock (6) • accum_adder_clock (8) |
Ninguno Reloj 0
Reloj 1 Reloj 2 |
Reloj 0 | Para omitir cualquier registro, cambie el reloj del registro a Ninguno.
Cambie el reloj de registro a: • Reloj 0 para usar la señal clk[0] como fuente de reloj • Reloj 1 para usar la señal clk[1] como fuente de reloj • Reloj 2 para usar la señal clk[2] como fuente de reloj Solo puede cambiar esta configuración cuando selecciona Registro Habilita in View parámetro. |
Figura 1. Bloque DSP View
Tabla 2. Plantillas DSP
| Plantillas DSP | Descripción |
| Multiplicar | Realiza una operación de multiplicación de precisión simple y aplica la siguiente ecuación:
• Salida = Ay * Az |
| Agregar | Realiza una operación de suma o resta de precisión simple y aplica las siguientes ecuaciones:.
• Fuera = Ay + Hacha • Fuera = Ay – Hacha |
| multiplicar sumar | Este modo realiza una multiplicación de precisión simple, seguida de operaciones de suma o resta y aplica las siguientes ecuaciones.
• Salida = (Ay * Az) – cadena de entrada • Salida = (Ay * Az) + entrada en cadena • Salida = (Ay * Az) – Hacha • Salida = (Ay * Az) + Hacha |
| Multiplicar Acumular | Realiza una multiplicación de coma flotante seguida de una suma o resta de coma flotante con el resultado de la multiplicación anterior y aplica las siguientes ecuaciones:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) cuando se acumula la señal es alta. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) cuando el puerto de acumulación se eleva. • Out(t) = Ay(t) * Az(t) cuando el puerto de acumulación está bajo. |
| Modo vectorial 1 | Realiza una multiplicación de coma flotante seguida de una suma o resta de coma flotante con la entrada de cadena del bloque DSP variable anterior y aplica las siguientes ecuaciones:. |
| continuado… | |
| Plantillas DSP | Descripción |
| • Salida = (Ay * Az) – cadena de entrada
• Salida = (Ay * Az) + entrada en cadena • Fuera = (Ay * Az), encadenamiento = Ax |
|
| Modo vectorial 2 | Realiza la multiplicación de punto flotante donde el núcleo de IP alimenta el resultado de la multiplicación directamente al encadenamiento. Luego, el núcleo de IP agrega o resta la entrada de cadena del bloque DSP variable anterior de la entrada Ax como resultado de salida.
Este modo aplica las siguientes ecuaciones: • Salida = Axe – encadenar entrada , encadenar salida = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Fuera = Ax , encadenamiento = Ay * Az |
Intel Cyclone 10 GX DSP de punto flotante nativo Señales IP Intel FPGA
Figura 2. Señales IP de Intel FPGA DSP nativo de punto flotante Intel Cyclone 10 GX
La figura muestra las señales de entrada y salida del núcleo IP.
Tabla 3. Señales de entrada de IP de Intel FPGA DSP nativo de punto flotante Intel Cyclone 10 GX
| Nombre de la señal | Tipo | Ancho | Por defecto | Descripción |
| hacha[31:0] | Aporte | 32 | Bajo | Bus de datos de entrada al multiplicador. Disponible en:
• Modo Agregar • Modo de suma y multiplicación sin función de entrada y salida de cadena • Modo vectorial 1 • Modo vectorial 2 |
| Ay[31:0] | Aporte | 32 | Bajo | Bus de datos de entrada al multiplicador.
Disponible en todos los modos operativos de coma flotante. |
| az[31:0] | Aporte | 32 | Bajo | Bus de datos de entrada al multiplicador. Disponible en:
• Multiplicar • Multiplica Suma • Multiplicar Acumular • Modo vectorial 1 • Modo vectorial 2 |
| cadenaen[31:0] | Aporte | 32 | Bajo | Conecte estas señales a las señales de encadenamiento del núcleo de IP DSP de punto flotante anterior. |
| reloj[2:0] | Aporte | 3 | Bajo | Señales de reloj de entrada para todos los registros.
Estas señales de reloj solo están disponibles si alguno de los registros de entrada, los registros de canalización o el registro de salida están configurados en Reloj0 or Reloj1 or Reloj2. |
| ena[2:0] | Aporte | 3 | Alto | Reloj habilitado para clk[2:0]. Estas señales son activas-Altas.
• ena[0] es para Reloj0 • ena[1] es para Reloj1 • ena[2] es para Reloj2 |
| accl[1:0] | Aporte | 2 | Bajo | Señales de entrada claras asíncronas para todos los registros. Estas señales son activas-altas.
Usar aclr[0] para todos los registros de entrada y uso aclr[1] para todos los registros de canalización y salida. |
| acumular | Aporte | 1 | Bajo | Señal de entrada para habilitar o deshabilitar la característica del acumulador.
• Afirme esta señal para habilitar la realimentación de la salida del sumador. • Desactive esta señal para desactivar el mecanismo de retroalimentación. Puede confirmar o rechazar esta señal durante el tiempo de ejecución. Disponible en el modo Multiplicar Acumular. |
| encadenamiento[31:0] | Producción | 32 | — | Conecte estas señales a las señales de cadena del siguiente núcleo IP DSP de coma flotante. |
| resultado[31:0] | Producción | 32 | — | Bus de datos de salida desde IP core. |
Historial de revisión del documento
Cambios en Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| Fecha | Versión | Cambios |
| Noviembre de 2017 | 2017.11.06 | Lanzamiento inicial. |
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Documentos / Recursos
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Intel Cyclone 10 DSP de punto flotante nativo FPGA IP [pdf] Guía del usuario Cyclone 10 IP FPGA DSP de punto flotante nativo, 10 IP FPGA DSP de punto flotante nativo, IP FPGA DSP de punto flotante nativo, IP FPGA DSP de punto flotante, IP DSP FPGA, IP FPGA |
