intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX natiivi Floating-Point DSP Intel® FPGA IP -käyttöopas
Intel® Cyclone® 10 GX:n natiivin kelluvan pisteen DSP Intel® FPGA IP:n parametrointi
Valitse eri parametrit luodaksesi suunnittelullesi sopiva IP-ydin.
- Luo Intel® Quartus® Prime Pro Editionissa uusi projekti, joka kohdistuu Intel Cyclone® 10 GX -laitteeseen.
- Napsauta IP Catalogissa Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP -parametrieditori avautuu. - Kirjoita Uusi IP-muunnelma -valintaikkunaan entiteetin nimi ja napsauta OK.
- Valitse Parametrit-kohdasta DSP-malli ja View haluat IP-ytimellesi
- DSP-lohkossa View, vaihtaa kelloa tai nollata jokaisen kelvollisen rekisterin.
- Multiply Add- tai Vector Mode 1:ssä napsauta Chain In multiplekseriä graafisessa käyttöliittymässä valitaksesi tulo ketjun portista tai Ax-portista.
- Napsauta summaussymbolia graafisessa käyttöliittymässä valitaksesi yhteen- tai vähennyslasku.
- Ota ketjutusportti käyttöön napsauttamalla graafisessa käyttöliittymässä Chain Out multiplekseriä.
- Napsauta Luo HDL.
- Napsauta Valmis.
Intel Cyclone 10 GX natiivi Floating-Point DSP Intel FPGA IP -parametrit
Taulukko 1. Parametrit
| Parametri | Arvo | Oletusarvo | Kuvaus |
| DSP-malli | Kerro Lisätä
Kerro Lisää Kerto Kerää vektoritila 1 Vektoritila 2 |
Kerro | Valitse haluttu toimintatila DSP-lohkolle.
Valittu toiminto näkyy DSP Block View. |
| View | Rekisteröidy Mahdollistaa rekisterin tyhjennyksen | Rekisteröidy Ottaa käyttöön | Vaihtoehdot kellotaulun valitsemiseen tai rekistereiden nollausmalliin view. Valittu toiminto näkyy DSP Block View. |
| jatkui… | |||
| Parametri | Arvo | Oletusarvo | Kuvaus |
| Valitse Rekisteröidy Ottaa käyttöön varten DSP Block View näyttääksesi rekisterien kellotusjärjestelmän. Voit muuttaa jokaisen rekisterin kelloja tässä view.
Valitse Rekisteri tyhjenee varten DSP Block View näyttääksesi rekisterien nollausjärjestelmän. Kytke päälle Käytä Single Clear muuttaaksesi rekisterien nollausjärjestelmää. |
|||
| Käytä Single Clear | Päälle tai pois päältä | Pois | Ota tämä parametri käyttöön, jos haluat palauttaa kaikki DSP-lohkon rekisterit yhdellä nollauksella. Poista tämä parametri käytöstä, jos haluat käyttää eri nollausportteja rekisterien nollaukseen.
Kytke päälle tyhjentääksesi 0:n lähtörekisterissä; sammuta tyhjentääksesi 1 lähtörekisterissä. Poista 0 syöterekistereille käyttää aclr[0] signaali. Poista 1 lähtö- ja liukuhihnarekistereihin aclr[1] signaali. Kaikki tulorekisterit käyttävät aclr[0] nollaussignaalia. Kaikki lähtö- ja liukuhihnarekisterit käyttävät aclr[1]-nollaussignaalia. |
| DSP View Lohko. | |||
| Chain In Multiplexer (14) | Ota käyttöön poista käytöstä | Poista käytöstä | Ota ketjutus käyttöön napsauttamalla multiplekseriä
portti. |
| Chain Out Multiplexer (12) | Poista käytöstä Ota | Poista käytöstä | Ota ketjutus käyttöön napsauttamalla multiplekseriä
portti. |
| Lisääjä (13) | +
– |
+ | Napsauta Adder symboli valitaksesi yhteen- tai vähennyslaskutilan. |
| Rekisteröi kello
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • kerää_kello (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Ei mitään Kello 0
Kello 1 Kello 2 |
Kello 0 | Ohitaksesi minkä tahansa rekisterin, vaihda rekisterikello asentoon Ei mitään.
Vaihda rekisterikello: • Kello 0 käyttääksesi clk[0]-signaalia kellolähteenä • Kello 1 käyttääksesi clk[1]-signaalia kellolähteenä • Kello 2 käyttääksesi clk[2]-signaalia kellolähteenä Voit muuttaa näitä asetuksia vain, kun valitset Rekisteröidy Ottaa käyttöön in View parametri. |
Kuva 1. DSP-lohko View
Taulukko 2. DSP-mallit
| DSP-mallit | Kuvaus |
| Kerro | Suorittaa yhden tarkkuuden kertolaskutoiminnon ja käyttää seuraavaa yhtälöä:
• Out = Ay * Az |
| Lisätä | Suorittaa yhden tarkkuuden yhteen- tai vähennysoperaation ja käyttää seuraavia yhtälöitä:.
• Out = Ay + Ax • Out = Ay – Ax |
| Kerro Lisää | Tämä tila suorittaa yhden tarkkuuden kertolaskun, jota seuraa yhteen- tai vähennyslaskuoperaatiot ja soveltaa seuraavia yhtälöitä.
• Out = (Ay * Az) – ketjutettu • Out = (Ay * Az) + ketjuin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Kerro Kerää | Suorittaa liukulukukertoimen, jota seuraa liukulukujen yhteen- tai vähennyslasku edellisen kertolaskutuloksen kanssa ja käyttää seuraavia yhtälöitä:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1), kun kumuloituu signaali ajetaan korkealle. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), kun akkumulaattoriportti on korkealla. • Out(t) = Ay(t) * Az(t), kun akkuportti on alhainen. |
| Vektoritila 1 | Suorittaa liukulukukertoimen, jota seuraa liukulukujen yhteen- tai vähennyslasku edellisen muuttujan DSP-lohkon ketjun syötteellä ja käyttää seuraavia yhtälöitä:. |
| jatkui… | |
| DSP-mallit | Kuvaus |
| • Out = (Ay * Az) – ketjutettu
• Out = (Ay * Az) + ketjuin • Out = (Ay * Az) , ketjutettu = Ax |
|
| Vektoritila 2 | Suorittaa liukulukukertoimen, jossa IP-ydin syöttää kertolaskutuloksen suoraan ketjutettuun. Tämän jälkeen IP-ydin lisää tai vähentää edellisen muuttujan DSP-lohkon ketjutulon tulotuloksesta Ax.
Tämä tila soveltaa seuraavia yhtälöitä: • Out = Ax – chainin , chainout = Ay * Az • Ulos = Ax + ketjuin , ketjutettu = Ay * Az • Out = Ax , ketjutettu = Ay * Az |
Intel Cyclone 10 GX natiivi Floating-Point DSP Intel FPGA IP -signaalit
Kuva 2. Intel Cyclone 10 GX:n oma kelluvan pisteen DSP Intel FPGA IP -signaalit
Kuvassa näkyvät IP-ytimen tulo- ja lähtösignaalit.
Taulukko 3. Intel Cyclone 10 GX:n natiivi Floating-Point DSP Intel FPGA IP -tulosignaalit
| Signaalin nimi | Tyyppi | Leveys | Oletus | Kuvaus |
| kirves[31:0] | Syöte | 32 | Matala | Syötä dataväylä kertoimelle. Saatavilla:
• Lisää tila • Multiply-Add-tila ilman ketjutus- ja ketjutusominaisuutta • Vektoritila 1 • Vektoritila 2 |
| voi[31:0] | Syöte | 32 | Matala | Syötä dataväylä kertoimelle.
Saatavilla kaikissa liukulukujen toimintatiloissa. |
| az[31:0] | Syöte | 32 | Matala | Syötä dataväylä kertoimelle. Saatavilla:
• Kerro • Kerro lisää • Kerro Kerää • Vektoritila 1 • Vektoritila 2 |
| ketjussa[31:0] | Syöte | 32 | Matala | Yhdistä nämä signaalit ketjutussignaaleihin edellisestä liukuluku-DSP-IP-ytimestä. |
| clk[2:0] | Syöte | 3 | Matala | Syötä kellosignaalit kaikille rekistereille.
Nämä kellosignaalit ovat käytettävissä vain, jos jokin tulorekistereistä, liukuhihnarekistereistä tai lähtörekistereistä on asetettu Kello 0 or Kello 1 or Kello 2. |
| en[2:0] | Syöte | 3 | Korkea | Kellon käyttöönotto clk[2:0]:lle. Nämä signaalit ovat aktiivisia - Korkea.
• ena[0] on tarkoitettu Kello 0 • ena[1] on tarkoitettu Kello 1 • ena[2] on tarkoitettu Kello 2 |
| aclr[1:0] | Syöte | 2 | Matala | Asynkroniset selkeät tulosignaalit kaikille rekistereille. Nämä signaalit ovat aktiivisia-korkeita.
Käyttää aclr[0] kaikille syöttörekistereille ja käyttöön aclr[1] kaikille liukuhihna- ja lähtörekistereille. |
| kerääntyä | Syöte | 1 | Matala | Tulosignaali akkutoiminnon ottamiseksi käyttöön tai poistamiseksi käytöstä.
• Ota tämä signaali käyttöön summaimen lähdön palautetta varten. • Poista tämä signaali, jos haluat poistaa takaisinkytkentämekanismin käytöstä. Voit vahvistaa tai peruuttaa tämän signaalin ajon aikana. Saatavilla Multiply Accumulate -tilassa. |
| ketjutettu[31:0] | Lähtö | 32 | — | Yhdistä nämä signaalit seuraavan liukuluku-DSP-IP-ytimen ketjusignaaleihin. |
| tulos[31:0] | Lähtö | 32 | — | Lähtö dataväylä IP-ytimestä. |
Asiakirjan versiohistoria
Muutokset Intel Cyclone 10 GX:n natiivin kelluvan pisteen DSP:n Intel FPGA IP -käyttöoppaaseen
| Päivämäärä | Versio | Muutokset |
| marraskuuta 2017 | 2017.11.06 | Alkuperäinen julkaisu. |
Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, paitsi jos Intel on nimenomaisesti kirjallisesti hyväksynyt. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita. *Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.
Asiakirjat / Resurssit
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfKäyttöopas Cyclone 10 natiivi FloatingPoint DSP FPGA IP, 10 natiivi FloatingPoint DSP FPGA IP, alkuperäinen liukupiste DSP FPGA IP, Floatingpoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
