intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Rêbernameya bikarhêner
Parametrekirina Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Parametreyên cihêreng hilbijêrin ku ji bo sêwirana we bingehek IP-yê biafirînin.
- Di Intel® Quartus® Prime Pro Edition de, projeyek nû biafirînin ku amûrek Intel Cyclone® 10 GX armanc dike.
- Di Kataloga IP-yê de, li Pirtûkxaneyê bikirtînin ➤ DSP ➤ DSP primitive ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Edîtorê Parametreya IP Core IP-ya Core ya Intel Cyclone 10 GX Native Floating-Point DSP vedibe. - Di qutiya diyalogê ya Guhertina IP-ya Nû de, Navek Entity binivîse û OK bikirtînin.
- Di binê Parametreyan de, Şablonên DSP û hilbijêre View hûn ji bo bingeha IP-ya xwe dixwazin
- Di Block DSP de View, demjimêrê biguhezînin an ji nûvekirina her tomarek derbasdar.
- Ji bo Multiply Add or Vector Mode 1, li ser Multiplexera Chain In di GUI-yê de bikirtînin da ku têketinê ji porta zincîre an porta Ax hilbijêrin.
- Di GUI-yê de sembola lêzêdeker bikirtînin da ku lê zêdekirin an jêbirin hilbijêrin.
- Li ser Multipleksera Chain Out-ê ya di GUI-yê de bikirtînin da ku porta zincîrê çalak bikin.
- Bikirtînin Generate HDL.
- Bikirtînin Finish.
Intel Cyclone 10 GX Native Floating-Point DSP Parametreyên IP yên Intel FPGA
Tablo 1. Parametreyên
| Parametre | Giranî | Nirxa Bingehîn | Terîf |
| DSP Şablon | Zêdekirin Lêzêdekirin
Zêde bikin Zêde bikin Pirrjimar Bicivin Moda Vektorê 1 Moda Vektor 2 |
Zêdekirin | Ji bo bloka DSP moda xebitandinê ya xwestî hilbijêrin.
Operasyona hilbijartî di nav de tê xuyang kirin Block DSP View. |
| View | Qeydkirina Qeydê Paqij dike | Register Enables | Vebijarkên ji bo hilbijartina pilana demjimêrê an vesazkirina nexşeya tomaran view. Operasyona hilbijartî di nav de tê xuyang kirin Block DSP View. |
| berdewam… | |||
| Parametre | Giranî | Nirxa Bingehîn | Terîf |
| Neqandin Register Enables bo Block DSP View da ku nexşeya demjimêrkirina qeydan nîşan bide. Hûn dikarin demjimêran ji bo her yek ji tomarên vê yekê biguherînin view.
Neqandin Register Paqij dike bo Block DSP View ji bo nîşankirina nexşeya vesazkirina qeydan. Vekirin Single Clear bikar bînin ji bo guhertina nexşeya vesazkirina qeydan. |
|||
| Single Clear bikar bînin | Li ser an li ser | Ji | Heke hûn ji nûvekirinek yekane dixwazin ku hemî tomarên di bloka DSP-ê de ji nû ve vegerînin, vê pîvanê çalak bikin. Vê pîvanê biqewirînin da ku portên vesazkirinê yên cihêreng bikar bînin da ku qeydan ji nû ve bikin.
Ji bo 0 zelal li ser qeyda derketinê vekin; ji bo zelal 1-ê li ser qeyda derketinê vekin. Paqij 0 ji bo qeydên têketinê aclr bikar tîne[0] nîşan. Paqij 1 ji bo tomarên derketin û boriyê bikar tîne aclr [1] sînyala. Hemî qeydên têketinê sînyala reset aclr[0] bikar tînin. Hemî tomarên derketin û lûleyê sînyala reset aclr[1] bikar tînin. |
| DSP View Deste. | |||
| Chain In Multiplexer (14) | Neçalak bike | Neçalak bike | Li ser multiplexerê bikirtînin da ku zincîreyê çalak bikin
bender. |
| Zincîra Out Multiplexer (12) | Çalak bike | Neçalak bike | Li ser multiplexer bikirtînin da ku zencîreyê çalak bikin
bender. |
| Adder (13) | +
– |
+ | li ser bikirtînin Adder sembola ku moda lêzêdekirin an jêbirinê hilbijêrin. |
| Qeydkirina Saetê
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Netû Saet 0
Saet 1 Saet 2 |
Saet 0 | Ji bo ku tu qeydê derbas bikin, demjimêra tomarê biguherînin Netû.
Saeta qeydkirinê biguherînin: • Saet 0 ji bo bikaranîna sînyala clk[0] wekî çavkaniya demjimêrê • Saet 1 ji bo bikaranîna sînyala clk[1] wekî çavkaniya demjimêrê • Saet 2 ji bo bikaranîna sînyala clk[2] wekî çavkaniya demjimêrê Hûn dikarin tenê dema ku hûn hilbijêrin van mîhengan biguherînin Register Enables in View parametre. |
jimar 1. Block DSP View
Table 2. Şablonên DSP
| Şablonên DSP | Terîf |
| Zêdekirin | Operasyona pirjimariya rast a yekane pêk tîne û hevkêşana jêrîn bicîh tîne:
• Derwe = Ay * Az |
| Lêzêdekirin | Operasyona lêvekirin an jêbirinê ya yekane rast dike û hevkêşeyên jêrîn bicîh tîne:.
• Derkeve = Ay + Ax • Derwe = Ay – Ax |
| Zêdekirin zêde bike | Vê modê pirkirina rastiyek yekane pêk tîne, li dûv operasiyonên zêdekirin an jêkirin û hevkêşeyên jêrîn bicîh tîne.
• Derwe = (Ay * Az) – zincîre • Derwe = (Ay * Az) + zincîre • Derwe = (Ay * Az) – Ax • Derwe = (Ay * Az) + Ax |
| Zêdekirin Accumulate | Bi encama pirkirina berê re pirkirina xala herikînê û li dû wê lê zêdekirin an jêkirina xala herikînê pêk tîne û hevkêşeyên jêrîn bicîh tîne:
• Derket (t) = [Ay(t) * Az(t)] - Derket (t-1) dema kom dibe sînyala bilind tê ajotin. • Derçû(t) = [Ay(t) * Az(t)] + Derket (t-1) dema ku bendera berhevkirinê bilind tê ajotin. • Derwe(t) = Ay(t) * Az(t) dema ku bendera berhevkirinê kêm tê ajotin. |
| Moda Vektor 1 | Bi ketina zincîra ji bloka guhêrbar a berê ya DSP re pirkirina xala herikînê li dû lê zêdekirin an jêkirina xala herikînê pêk tîne û hevkêşeyên jêrîn bicîh tîne:. |
| berdewam… | |
| Şablonên DSP | Terîf |
| • Derwe = (Ay * Az) – zincîre
• Derwe = (Ay * Az) + zincîre • Derk = (Ay * Az) , zincîre = Ax |
|
| Moda Vektor 2 | Li cihê ku bingehê IP-yê encama pirjimariyê rasterast li ser zincîrê ye, pirkirina xala herikînê pêk tîne. Dûv re navika IP-ê têketina zincîrê ji bloka DSP-ya guhêrbar a berê ji têketina Ax-ê wekî encama derketinê zêde dike an jê vedike.
Ev mod hevkêşeyên jêrîn bicîh tîne: • Derk = Ax – zincîr , zincîr = Ay * Az • Derk = Ax + zincîr , zincîr = Ay * Az • Derk = Ax , zincîr = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Figure 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Wêne nîşaneyên ketin û derketinê yên navika IP-yê nîşan dide.
Tablo 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| Navê sînyala | Awa | Berî | Destçûnî | Terîf |
| ax[31:0] | Beyan | 32 | Nizm | Otobusa daneya têketinê ji pirjimarkerê re. Berdest in:
• Modê lê zêde bike • Moda Pirrjimar-Zêde bike bêyî zincîr û taybetmendiya zincîrê • Moda Vektor 1 • Moda Vektor 2 |
| ay[31:0] | Beyan | 32 | Nizm | Otobusa daneya têketinê ji pirjimarkerê re.
Di hemî modên xebitandinê yên xala hêlînê de peyda dibe. |
| az[31:0] | Beyan | 32 | Nizm | Otobusa daneya têketinê ji pirjimarkerê re. Berdest in:
• Pirkirin • Zêde zêde bike • Pirrjimar Bikin • Moda Vektor 1 • Moda Vektor 2 |
| zincîr[31:0] | Beyan | 32 | Nizm | Van îşaretan bi sînyalên zincîreyê yên ji navika IP-ya DSP-a-xala hêlînê ya berê ve girêdin. |
| clk[2:0] | Beyan | 3 | Nizm | Ji bo hemî qeydan sînyalên demjimêra têketinê.
Van îşaretên demjimêrê tenê peyda dibin heke yek ji tomarên têketinê, tomarên lûleyê, an qeyda derketinê li ser were danîn. Saet0 or Saet1 or Saet2. |
| ena[2:0] | Beyan | 3 | Bilind | Saet ji bo clk[2:0] çalak bike. Van îşaretan çalak-Bilind in.
• ena[0] ji bo ye Saet0 • ena[1] ji bo ye Saet1 • ena[2] ji bo ye Saet2 |
| aclr[1:0] | Beyan | 2 | Nizm | Ji bo hemî qeydan sînyalên têketina zelal ên asynkron. Ev sînyalên çalak-bilind in.
Bikaranîn aclr[0] ji bo hemî tomar û karanîna têketinê aclr[1] ji bo hemî tomarên boriyê û derketinê. |
| hevcivandin | Beyan | 1 | Nizm | Nîşana têketinê ji bo çalakkirin an neçalakkirina taybetmendiya berhevkerê.
• Vê îşaretê bicîh bikin da ku berteka derana zêdeker çalak bike. • Ji bo ku mekanîzmaya vegerê neçalak bike, vê îşaretê ji holê rakin. Hûn dikarin di dema xebitandinê de vê sînyalê bipejirînin an ji holê rakin. Di moda Multiply Accumulate de heye. |
| zincîre[31:0] | Karûabr | 32 | — | Van îşaretan bi sînyalên zincîre yên navika IP-ya DSP-a-xala hêlînê ya din ve girêdin. |
| encam[31:0] | Karûabr | 32 | — | Otobusa daneyê ji navika IP-yê derxe. |
Dîroka Guhertoya Belgeyê
Guhertinên Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Rêbernameya bikarhêner
| Rojek | Awa | Changes |
| Mijdar 2017 | 2017.11.06 | Serbestberdana destpêkê. |
Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin. *Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
Belge / Çavkanî
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Rehbera bikaranînê Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
