intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Ръководство за потребителя
Параметризиране на Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Изберете различни параметри, за да създадете IP ядро, подходящо за вашия дизайн.
- В Intel® Quartus® Prime Pro Edition създайте нов проект, който е насочен към устройство Intel Cyclone® 10 GX.
- В IP каталога щракнете върху Библиотека ➤ DSP ➤ Примитивен DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Отваря се редакторът на IP параметри на Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - В диалоговия прозорец Нова IP версия въведете име на обект и щракнете върху OK.
- Под Параметри изберете DSP шаблона и View искате за вашето IP ядро
- В DSP блока View, превключете часовника или нулирайте всеки валиден регистър.
- За Multiply Add или Vector Mode 1 щракнете върху мултиплексора Chain In в графичния потребителски интерфейс, за да изберете вход от порт chainin или порт Axe.
- Щракнете върху символа Adder в GUI, за да изберете събиране или изваждане.
- Щракнете върху мултиплексора Chain Out в GUI, за да активирате верижния порт.
- Щракнете върху Генериране на HDL.
- Щракнете върху Готово.
Intel Cyclone 10 GX Native DSP с плаваща запетая Intel FPGA IP параметри
Таблица 1. Параметри
| Параметър | Стойност | Стойност по подразбиране | Описание |
| DSP шаблон | Умножете Добавете
Умножение Добавяне Умножение Натрупване Векторен режим 1 Векторен режим 2 |
Умножете | Изберете желания режим на работа за DSP блока.
Избраната операция се отразява в DSP блок View. |
| View | Register Enables Register Clears | Регистриране Разрешава | Опции за избор на тактова схема или схема за нулиране за регистрите view. Избраната операция се отразява в DSP блок View. |
| продължи… | |||
| Параметър | Стойност | Стойност по подразбиране | Описание |
| Изберете Регистриране Разрешава за DSP блок View за показване на тактова схема на регистрите. Можете да промените часовниците за всеки от регистрите в това view.
Изберете Регистрация Изчиства за DSP блок View за показване на схема за нулиране на регистри. Включи Използвайте Single Clear за промяна на схемата за нулиране на регистрите. |
|||
| Използвайте Single Clear | Вкл. Или изключено | Изкл | Включете този параметър, ако искате еднократно нулиране да нулира всички регистри в DSP блока. Изключете този параметър, за да използвате различни портове за нулиране за нулиране на регистрите.
Включете за изчистване на 0 на изходния регистър; изключете за изчистване 1 на изходния регистър. Изчистване на 0 за входни регистри използва aclr[0] сигнал. Изчистване на 1 за изходни и конвейерни регистри aclr[1] сигнал. Всички входни регистри използват aclr[0] сигнал за нулиране. Всички изходни и тръбопроводни регистри използват aclr[1] сигнал за нулиране. |
| DSP View Блокирайте. | |||
| Верижен мултиплексор (14) | Активиране Деактивиране | Деактивиране | Кликнете върху мултиплексора, за да активирате веригата
порт. |
| Верижен мултиплексор (12) | Деактивиране Активиране | Деактивиране | Щракнете върху мултиплексора, за да активирате веригата
порт. |
| Зъбора (13) | +
– |
+ | Кликнете върху Зъбора символ за избор на режим на събиране или изваждане. |
| Регистрирайте часовник
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • натрупване_часовник (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Няма Часовник 0
Часовник 1 Часовник 2 |
Часовник 0 | За да заобиколите който и да е регистър, превключете часовника на регистъра на Няма.
Превключете часовника на регистъра на: • Часовник 0 да използвате CLK [0] сигнал като източник на часовник • Часовник 1 да използвате CLK [1] сигнал като източник на часовник • Часовник 2 да използвате CLK [2] сигнал като източник на часовник Можете да промените тези настройки само когато изберете Регистриране Разрешава in View параметър. |
Фигура 1. DSP блок View
Таблица 2. DSP шаблони
| DSP шаблони | Описание |
| Умножете | Извършва операция за умножение с единична точност и прилага следното уравнение:
• Out = Ay * Az |
| Добавете | Извършва операция за събиране или изваждане с единична точност и прилага следните уравнения:.
• Out = Ay + Ax • Out = Ay – Ax |
| Умножение Добавяне | Този режим извършва умножение с единична точност, последвано от операции за събиране или изваждане и прилага следните уравнения.
• Изход = (Ay * Az) – верига • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Умножаване Натрупване | Извършва умножение с плаваща запетая, последвано от събиране или изваждане с плаваща запетая с предишния резултат от умножението и прилага следните уравнения:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) при натрупване сигналът е висок. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), когато акумулиращият порт е на високо ниво. • Out(t) = Ay(t) * Az(t), когато акумулиращият порт е на ниско ниво. |
| Векторен режим 1 | Извършва умножение с плаваща запетая, последвано от събиране или изваждане с плаваща запетая с входа на веригата от предишния променлив DSP блок и прилага следните уравнения:. |
| продължи… | |
| DSP шаблони | Описание |
| • Изход = (Ay * Az) – верига
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , верига = Ax |
|
| Векторен режим 2 | Извършва умножение с плаваща запетая, където IP ядрото подава резултата от умножението директно към веригата. След това IP ядрото добавя или изважда входа на веригата от предишния променлив DSP блок от входа Ax като изходен резултат.
Този режим прилага следните уравнения: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax, верига = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP сигнали
Фигура 2. Intel Cyclone 10 GX Native DSP с плаваща запетая Intel FPGA IP сигнали
Фигурата показва входните и изходните сигнали на IP ядрото.
Таблица 3. Intel Cyclone 10 GX Native DSP с плаваща запетая Intel FPGA IP входни сигнали
| Име на сигнала | Тип | ширина | По подразбиране | Описание |
| брадва[31:0] | Вход | 32 | ниско | Входна шина за данни към умножителя. Достъпен в:
• Добавяне на режим • Режим на умножаване-Добавяне без функция за свързване и прекъсване на веригата • Векторен режим 1 • Векторен режим 2 |
| да[31:0] | Вход | 32 | ниско | Входна шина за данни към умножителя.
Предлага се във всички режими на работа с плаваща запетая. |
| az[31:0] | Вход | 32 | ниско | Входна шина за данни към умножителя. Достъпен в:
• Умножете • Умножение Добавяне • Умножаване Натрупване • Векторен режим 1 • Векторен режим 2 |
| верига [31:0] | Вход | 32 | ниско | Свържете тези сигнали към верижните сигнали от предходното DSP IP ядро с плаваща запетая. |
| clk[2:0] | Вход | 3 | ниско | Входни тактови сигнали за всички регистри.
Тези часовникови сигнали са налични само ако някой от входните регистри, конвейерните регистри или изходният регистър е настроен на Часовник 0 or Часовник 1 or Часовник 2. |
| ena[2:0] | Вход | 3 | високо | Активиране на часовника за clk[2:0]. Тези сигнали са активни-високи.
• ena[0] е за Часовник 0 • ena[1] е за Часовник 1 • ena[2] е за Часовник 2 |
| aclr[1:0] | Вход | 2 | ниско | Асинхронни ясни входни сигнали за всички регистри. Тези сигнали са активни-високи.
Използвайте aclr[0] за всички входни регистри и използване aclr[1] за всички конвейерни и изходни регистри. |
| натрупвам | Вход | 1 | ниско | Входен сигнал за активиране или деактивиране на функцията за акумулатор.
• Подайте този сигнал, за да разрешите обратна връзка на изхода на суматора. • Деактивирайте този сигнал, за да деактивирате механизма за обратна връзка. Можете да заявявате или деактивирате този сигнал по време на изпълнение. Предлага се в режим Multiply Accumulate. |
| прекъсване на веригата [31:0] | Изход | 32 | — | Свържете тези сигнали към сигналите във веригата на следващото DSP IP ядро с плаваща запетая. |
| резултат[31:0] | Изход | 32 | — | Изходна шина за данни от IP ядро. |
История на ревизиите на документа
Промени в Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP потребителско ръководство
| Дата | Версия | Промени |
| ноември 2017 г | 2017.11.06 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги. *Други имена и марки могат да бъдат заявени като собственост на други.
Документи / Ресурси
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Ръководство за потребителя Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
