intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP පරාමිතිකරණය
ඔබගේ සැලසුම සඳහා සුදුසු IP හරයක් නිර්මාණය කිරීමට විවිධ පරාමිතීන් තෝරන්න.
- Intel® Quartus® Prime Pro සංස්කරණය තුළ, Intel Cyclone® 10 GX උපාංගයක් ඉලක්ක කරන නව ව්‍යාපෘතියක් සාදන්න.
- IP නාමාවලියෙහි, Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP මත ක්ලික් කරන්න.
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP පරාමිති සංස්කාරකය විවෘත වේ. - නව IP විචලනය සංවාද කොටුව තුළ, ආයතන නාමයක් ඇතුළත් කර OK ක්ලික් කරන්න.
- පරාමිති යටතේ, DSP සැකිල්ල තෝරන්න සහ View ඔබේ IP හරය සඳහා ඔබට අවශ්ය වේ
- DSP බ්ලොක් එකේ View, එක් එක් වලංගු ලේඛනයේ ඔරලෝසුව ටොගල් කිරීම හෝ යළි පිහිටුවීම.
- Multiply Add හෝ Vector Mode 1 සඳහා, chainin port හෝ Ax port වෙතින් ආදානය තේරීමට GUI හි Chain In multiplexer මත ක්ලික් කරන්න.
- එකතු කිරීම හෝ අඩු කිරීම තේරීමට GUI හි ඇති Adder සංකේතය ක්ලික් කරන්න.
- chainout port සක්‍රීය කිරීමට GUI හි Chain Out මල්ටිප්ලෙක්සර් මත ක්ලික් කරන්න.
- HDL උත්පාදනය ක්ලික් කරන්න.
- Finish ක්ලික් කරන්න.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP පරාමිතීන්
වගුව 1. පරාමිතීන්
| පරාමිතිය | වටිනාකම | පෙරනිමි අගය | විස්තරය |
| DSP සැකිල්ල | ගුණ කරන්න එකතු කරන්න
Multiply Add Multiply Accumulate Vector Mode 1 දෛශික මාදිලිය 2 |
ගුණ කරන්න | DSP වාරණ සඳහා අවශ්ය මෙහෙයුම් ආකාරය තෝරන්න.
තෝරාගත් මෙහෙයුම පිළිබිඹු වේ DSP බ්ලොක් View. |
| View | Register Register Clears සක්‍රීය කරයි | Register Enables | රෙජිස්ටර් සඳහා ඔරලෝසු ක්රමය හෝ යළි පිහිටුවීමේ යෝජනා ක්රමය තේරීමට විකල්ප view. තෝරාගත් මෙහෙයුම පිළිබිඹු වේ DSP බ්ලොක් View. |
| දිගටම… | |||
| පරාමිතිය | වටිනාකම | පෙරනිමි අගය | විස්තරය |
| තෝරන්න Register Enables සඳහා DSP බ්ලොක් View රෙජිස්ටර් ඔරලෝසු ක්රමය පෙන්වීමට. මේකේ තියන එක එක රෙජිස්ටර් වලට ඔරලෝසු වෙනස් කරන්න පුලුවන් view.
තෝරන්න රෙජිස්ටර් ක්ලියර්ස් සඳහා DSP බ්ලොක් View රෙජිස්ටර් යළි පිහිටුවීමේ යෝජනා ක්රමය පෙන්වීමට. ක්රියාත්මක කරන්න Single Clear භාවිතා කරන්න රෙජිස්ටර් යළි පිහිටුවීමේ යෝජනා ක්රමය වෙනස් කිරීමට. |
|||
| Single Clear භාවිතා කරන්න | සක්රිය හෝ අක්රිය | අක්රියයි | DSP බ්ලොක් එකේ සියලුම රෙජිස්ටර් නැවත සැකසීමට ඔබට තනි යළි පිහිටුවීමක් අවශ්ය නම් මෙම පරාමිතිය ක්රියාත්මක කරන්න. රෙජිස්ටර් යළි පිහිටුවීම සඳහා විවිධ යළි පිහිටුවීමේ වරායන් භාවිතා කිරීමට මෙම පරාමිතිය අක්රිය කරන්න.
නිමැවුම් ලේඛනයේ පැහැදිලි 0 සඳහා ක්රියාත්මක කරන්න; නිමැවුම් ලේඛනයේ පැහැදිලි 1 සඳහා අක්රිය කරන්න. පැහැදිලි 0 ආදාන රෙජිස්ටර් සඳහා aclr[0] භාවිතා කරයි සංඥාව. පැහැදිලි 1 නිමැවුම් සහ නල මාර්ග රෙජිස්ටර් භාවිතය සඳහා aclr [1] සංඥාව. සියලුම ආදාන රෙජිස්ටර් aclr[0] reset signal භාවිතා කරයි. සියලුම නිමැවුම් සහ නල මාර්ග රෙජිස්ටර් aclr[1] reset signal භාවිතා කරයි. |
| DSP View අවහිර කරන්න. | |||
| Multiplexer දාම (14) | අක්‍රීය කරන්න සබල කරන්න | අක්රිය කරන්න | දාමය සක්‍රීය කිරීමට මල්ටිප්ලෙක්සර් මත ක්ලික් කරන්න
වරාය. |
| චේන් අවුට් මල්ටිප්ලෙක්සර් (12) | අක්රිය සක්රිය | අක්රිය කරන්න | chainout සක්‍රීය කිරීමට මල්ටිප්ලෙක්සර් මත ක්ලික් කරන්න
වරාය. |
| එකතු කරන්නා (13) | +
– |
+ | මත ක්ලික් කරන්න එකතු කරන්නා එකතු කිරීමේ හෝ අඩු කිරීමේ මාදිලිය තේරීමට සංකේතය. |
| ලියාපදිංචි ඔරලෝසුව
• ax_clock (2) • ay_clock (3) • az_clock (4) • Mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
කිසිවක් නැත ඔරලෝසුව 0
ඔරලෝසුව 1 ඔරලෝසුව 2 |
ඔරලෝසුව 0 | ඕනෑම ලේඛනයක් මග හැරීමට, ලියාපදිංචි ඔරලෝසුව ටොගල් කරන්න කිසිවක් නැත.
ලියාපදිංචි ඔරලෝසුව ටොගල් කරන්න: • ඔරලෝසුව 0 ඔරලෝසු මූලාශ්‍රය ලෙස clk[0] සංඥාව භාවිතා කිරීමට • ඔරලෝසුව 1 ඔරලෝසු මූලාශ්‍රය ලෙස clk[1] සංඥාව භාවිතා කිරීමට • ඔරලෝසුව 2 ඔරලෝසු මූලාශ්‍රය ලෙස clk[2] සංඥාව භාවිතා කිරීමට ඔබට මෙම සැකසුම් වෙනස් කළ හැක්කේ ඔබ තෝරාගත් විට පමණි Register Enables in View පරාමිතිය. |
රූපය 1. DSP බ්ලොක් View
වගුව 2. DSP සැකිලි
| DSP සැකිලි | විස්තරය |
| ගුණ කරන්න | තනි නිරවද්‍ය ගුණ කිරීමේ මෙහෙයුමක් සිදු කරන අතර පහත සමීකරණය යොදයි:
• අවුට් = Ay * Az |
| එකතු කරන්න | තනි නිරවද්‍යතාවයකින් එකතු කිරීම හෝ අඩුකිරීමේ ක්‍රියාවක් සිදු කරන අතර පහත සමීකරණ යෙදේ:
• අවුට් = Ay + Ax • අවුට් = Ay – Ax |
| එකතු කරන්න ගුණ කරන්න | මෙම මාදිලිය තනි නිරවද්‍යතා ගුණ කිරීමක් සිදු කරයි, පසුව එකතු කිරීම හෝ අඩුකිරීම් මෙහෙයුම් සිදු කරන අතර පහත සමීකරණ යෙදේ.
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • අවුට් = (Ay * Az) – Ax • අවුට් = (Ay * Az) + Ax |
| ගුණ කරන්න එකතු කරන්න | පෙර ගුණ කිරීමේ ප්‍රතිඵලය සමඟ පාවෙන ලක්ෂ්‍ය ගුණ කිරීම සහ පාවෙන ලක්ෂ්‍යය එකතු කිරීම හෝ අඩු කිරීම සිදු කරන අතර පහත සමීකරණ යෙදේ:
• Out(t) = [Ay(t) * Az(t)] – සමුච්චය වන විට පිටතට (t-1) සංඥාව ඉහළට ධාවනය වේ. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) විට සමුච්චය තොට ඉහළට ධාවනය වේ. • Out(t) = Ay(t) * Az(t) සමුච්චය තොට අඩුවෙන් ධාවනය වන විට. |
| දෛශික මාදිලිය 1 | පෙර විචල්‍ය DSP බ්ලොක් එකෙන් දාම ආදානය සමඟ පාවෙන ලක්ෂ්‍යය එකතු කිරීම හෝ අඩු කිරීම මගින් පාවෙන ලක්ෂ්‍ය ගුණ කිරීම සිදු කරන අතර පහත සමීකරණ යෙදේ: |
| දිගටම… | |
| DSP සැකිලි | විස්තරය |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| දෛශික මාදිලිය 2 | IP හරය ගුණ කිරීමේ ප්‍රතිඵලය සෘජුවම දාමයට ලබා දෙන පාවෙන ලක්ෂ්‍ය ගුණ කිරීම සිදු කරයි. IP හරය පසුව ප්රතිදාන ප්‍රතිඵලය ලෙස ආදාන Ax වෙතින් පෙර විචල්‍ය DSP බ්ලොක් එකෙන් දාම ආදානය එක් කරයි හෝ අඩු කරයි.
මෙම මාදිලිය පහත සමීකරණ අදාළ වේ: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP සංඥා
Figure 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP සංඥා
රූපයේ දැක්වෙන්නේ IP හරයේ ආදාන සහ ප්රතිදාන සංඥා.
වගුව 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ආදාන සංඥා
| සංඥා නම | ටයිප් කරන්න | පළල | පෙරනිමිය | විස්තරය |
| පොරව[31:0] | ආදානය | 32 | අඩුයි | ගුණකය වෙත දත්ත බසය ඇතුල් කරන්න. ලබා ගත හැක්කේ:
• මාදිලිය එක් කරන්න • දාම සහ දාම විශේෂාංගයකින් තොරව ගුණ-එකතු කිරීමේ මාදිලිය • දෛශික මාදිලිය 1 • දෛශික මාදිලිය 2 |
| ඒයි[31:0] | ආදානය | 32 | අඩුයි | ගුණකය වෙත දත්ත බසය ඇතුල් කරන්න.
සියලුම පාවෙන ලක්ෂ්‍ය ක්රියාකාරී මාදිලිවල පවතී. |
| az[31:0] | ආදානය | 32 | අඩුයි | ගුණකය වෙත දත්ත බසය ඇතුල් කරන්න. ලබා ගත හැක්කේ:
• ගුණ කරන්න • එකතු කරන්න ගුණ කරන්න • ගුණ කිරීම එකතු කිරීම • දෛශික මාදිලිය 1 • දෛශික මාදිලිය 2 |
| දාම[31:0] | ආදානය | 32 | අඩුයි | මෙම සංඥා පෙර පාවෙන ලක්ෂ්‍ය DSP IP හරයෙන් chainout signals වෙත සම්බන්ධ කරන්න. |
| clk[2:0] | ආදානය | 3 | අඩුයි | සියලුම රෙජිස්ටර් සඳහා ඔරලෝසු සංඥා ආදාන කරන්න.
මෙම ඔරලෝසු සංඥා ලබා ගත හැක්කේ ආදාන රෙජිස්ටර්, නල මාර්ග රෙජිස්ටර් හෝ ප්රතිදාන ලේඛනයක් සකසා ඇත්නම් පමණි. ඔරලෝසුව 0 or ඔරලෝසුව 1 or ඔරලෝසුව 2. |
| ena[2:0] | ආදානය | 3 | ඉහළ | Clk සඳහා ඔරලෝසුව සක්‍රීය කරන්න[2:0]. මෙම සංඥා ක්රියාකාරී-ඉහළ වේ.
• ena[0] සඳහා වේ ඔරලෝසුව 0 • ena[1] සඳහා වේ ඔරලෝසුව 1 • ena[2] සඳහා වේ ඔරලෝසුව 2 |
| aclr[1:0] | ආදානය | 2 | අඩුයි | සියලුම රෙජිස්ටර් සඳහා අසමමුහුර්ත පැහැදිලි ආදාන සංඥා. මෙම සංඥා ක්රියාකාරී-ඉහළ වේ.
භාවිතා කරන්න aclr[0] සියලුම ආදාන රෙජිස්ටර් සහ භාවිතය සඳහා aclr[1] සියලුම නල මාර්ග සහ නිමැවුම් ලේඛන සඳහා. |
| රැස් කරනවා | ආදානය | 1 | අඩුයි | ඇකියුලේටර් විශේෂාංගය සක්රිය හෝ අක්රිය කිරීමට ආදාන සංඥාව.
• එකතු කරන්නාගේ ප්රතිදානය ප්‍රතිපෝෂණ සක්‍රීය කිරීමට මෙම සංඥාව තහවුරු කරන්න. • ප්‍රතිපෝෂණ යාන්ත්‍රණය අක්රිය කිරීමට මෙම සංඥාව ප්‍රතික්ෂේප කරන්න. ධාවන කාලය තුළ ඔබට මෙම සංඥාව තහවුරු කිරීමට හෝ ප්‍රතික්ෂේප කිරීමට හැකිය. Multiply Accumulate මාදිලියේ ඇත. |
| chainout[31:0] | ප්රතිදානය | 32 | — | මෙම සංඥා ඊළඟ පාවෙන ලක්ෂ්‍ය DSP IP හරයේ දාම සංඥාවලට සම්බන්ධ කරන්න. |
| ප්‍රතිඵලය[31:0] | ප්රතිදානය | 32 | — | IP හරයෙන් ප්රතිදාන දත්ත බසය. |
ලේඛන සංශෝධන ඉතිහාසය
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP පරිශීලක මාර්ගෝපදේශයට වෙනස්කම්
| දිනය | අනුවාදය | වෙනස්කම් |
| 2017 නොවැම්බර් | 2017.11.06 | මුල් නිකුතුව. |
ඉන්ටෙල් සංස්ථාව. සියලුම හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය සහ අනෙකුත් Intel සලකුණු Intel Corporation හෝ එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල ක්‍රියාකාරීත්වය Intel හි සම්මත වගකීම් වලට අනුකූලව වත්මන් පිරිවිතරයන්ට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම භාණ්ඩයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ. *අනෙකුත් නම් සහ වෙළඳ නාම වෙනත් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.
ලේඛන / සම්පත්
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] පරිශීලක මාර්ගෝපදේශය Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
