Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP User Guide
Famaritana ny Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Mifidiana masontsivana samihafa mba hamoronana fototra IP mifanaraka amin'ny famolavolanao.
- Ao amin'ny Intel® Quartus® Prime Pro Edition, mamorona tetikasa vaovao mikendry fitaovana Intel Cyclone® 10 GX.
- Ao amin'ny IP Catalog, tsindrio ny Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Misokatra ny Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP tonian-dahatsoratra. - Ao amin'ny boaty fifanakalozan-kevitra vaovao IP Variation, ampidiro anarana Entity ary tsindrio OK.
- Eo ambanin'ny Parameter, safidio ny Template DSP sy ny View tianao ho an'ny core IP anao
- Ao amin'ny DSP Block View, ampifamadiho ny famantaranandro na avereno ny rejisitra manan-kery tsirairay.
- Ho an'ny Multiply Add na Vector Mode 1, tsindrio ny Chain In multiplexer ao amin'ny GUI mba hisafidianana ny fidirana amin'ny seranan-tsambo chainin na seranan-tsambo Ax.
- Tsindrio ny marika Adder ao amin'ny GUI mba hisafidianana fanampiny na fanalana.
- Tsindrio ny Chain Out multiplexer ao amin'ny GUI mba ahafahan'ny seranana chainout.
- Tsindrio Generate HDL.
- Tsindrio Finish.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Parameter
Tabilao 1. Parametera
| fikirana | sarobidy | Sanda Default | Description |
| DSP Template | maro hametraka
Multiply Add Multiply Accumulate Vector Mode 1 Vector Mode 2 |
maro | Safidio ny fomba fiasa tiana ho an'ny sakana DSP.
Ny asa voafantina dia hita taratra ao amin'ny DSP Block View. |
| View | Register Enables Register Clears | Register Enables | Safidy hisafidianana rafitra famantaranandro na famerenam-potoana ho an'ny rejisitra view. Ny asa voafantina dia hita taratra ao amin'ny DSP Block View. |
| nitohy… | |||
| fikirana | sarobidy | Sanda Default | Description |
| Select Register Enables HO AN'NY DSP Block View mba hampisehoana ny rafitra famantaranandro. Azonao atao ny manova ny famantaranandro ho an'ny rejisitra tsirairay amin'ity view.
Select Register Clears HO AN'NY DSP Block View mba hampisehoana ny rafitra famerenana ny rejistra. Alefaso Ampiasao Single Clear hanova ny rafitra reset rejistra. |
|||
| Ampiasao Single Clear | On na off | NIALA | Ampidiro ity mari-pamantarana ity raha te hamerenana indray ny rejisitra rehetra ao amin'ny sakana DSP ianao. Vonoy ity paramètre ity raha hampiasa seranan-tsambo hafa hamerenana ny rejisitra.
Alefaso ny 0 mazava amin'ny rejisitra famoahana; vonoy ho mazava 1 amin'ny rejisitra famoahana. Mazava 0 ho an'ny rejisitra fampidirana dia mampiasa aclr[0] famantarana. Mazava 1 ho an'ny fampiasana ny rejisitra famokarana sy fantsona aclr[1] famantarana. Ny rejistra fampidirana rehetra dia mampiasa famantarana reset aclr[0]. Ny rejisitra famoahana sy fantsona rehetra dia mampiasa famantarana reset aclr [1]. |
| DSP View Block. | |||
| Chain in Multiplexer (14) | Enable Disable | Atsaharo | Kitiho ny multiplexer mba ahafahan'ny chainin
seranana. |
| Multiplexer Chain Out (12) | Atsaharo ny Enable | Atsaharo | Tsindrio eo amin'ny multiplexer mba hahafahan'ny chainout
seranana. |
| Adder (13) | +
– |
+ | Tsindrio ny menarana mari-pamantarana hisafidianana fomba fanampiny na fanalana. |
| Register Clock
• famantaranandro_ax (2) • ay_clock (3) • az_clock (4) • multi_pipeline_clock k(5) • ax_chainin_pl_cloc k (7) • famantaranandro_fampidirana (9) • adder_input_2_clo ck (10) • famantaranandro_famoahana (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
tsy misy Famantaranandro 0
Famantaranandro 1 Famantaranandro 2 |
Famantaranandro 0 | Mba hialana amin'ny rejisitra rehetra, ampidiho ny famantaranandron'ny rejisitra mankany tsy misy.
Ampifamadiho ny famantaranandro rejisitra ho: • Famantaranandro 0 hampiasa famantarana clk[0] ho loharanon'ny famantaranandro • Famantaranandro 1 hampiasa famantarana clk[1] ho loharanon'ny famantaranandro • Famantaranandro 2 hampiasa famantarana clk[2] ho loharanon'ny famantaranandro Rehefa misafidy ireo safidy ireo ianao dia afaka manova ihany Register Enables in View parameter. |
Sary 1. DSP Block View
Tabilao 2. DSP Templates
| DSP Templates | Description |
| maro | Manao asa fampitomboana mazava tsara ary ampiharo ireto equation manaraka ireto:
• Out = Ay * Az |
| hametraka | Manao asa fanampim-panampiana na fampihenana mazava tsara ary mampihatra ireto fampitoviana manaraka ireto:.
• Out = Ay + Ax • Out = Ay – Ax |
| Multiply Add | Ity fomba ity dia manao fampitomboana mazava tsara, arahin'ny asa fanampiny na fanalana ary mampihatra ireto equation manaraka ireto.
• Out = (Ay * Az) – chainin • Mivoaka = (Ay * Az) + chainin • Mivoaka = (Ay * Az) – Ax • Mivoaka = (Ay * Az) + Famaky |
| Multiply Accumulate | Manatanteraka fampitomboana teboka mitsingevana arahin'ny fanampiana na fanalana teboka mitsingevana miaraka amin'ny valin'ny fampitomboana teo aloha ary mampihatra ireto fampitoviana manaraka ireto:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) rehefa miangona tosika ambony ny signal. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) rehefa atosiky ny seranana miangona. • Out(t) = Ay(t) * Az(t) rehefa miangona ny port dia ambany. |
| Vector Mode 1 | Manao fampitomboana teboka mitsingevana arahin'ny fanampina na fanalana teboka mitsingevana miaraka amin'ny fampidirana chainin avy amin'ny sakana DSP miovaova teo aloha ary mampihatra ireto fampitoviana manaraka ireto: |
| nitohy… | |
| DSP Templates | Description |
| • Out = (Ay * Az) – chainin
• Mivoaka = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Famaky |
|
| Vector Mode 2 | Manatanteraka fampitomboana teboka mitsingevana izay mamahana ny fototry ny IP ny valin'ny fampitomboana mivantana mankany amin'ny chainout. Ny IP core dia manampy na manaisotra ny fampidirana chainin avy amin'ny sakana DSP miovaova teo aloha avy amin'ny fampidirana Ax ho vokatry ny vokatra.
Ity fomba ity dia mampihatra ireto equation manaraka ireto: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Famaky , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Sary 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Ny tarehimarika dia mampiseho ny famantarana fampidirana sy famoahana ny IP core.
Tabilao 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| Anarana famantarana | Type | sakany | toerana misy anao | Description |
| famaky[31:0] | fahan'ny | 32 | IVA | Ampidiro ny fiara fitateram-bahoaka amin'ny multiplier. Misy amin'ny:
• Ampio fomba • Multiply-Add mode tsy misy chainin sy chainout • Fomba Vector 1 • Fomba Vector 2 |
| ay[31:0] | fahan'ny | 32 | IVA | Ampidiro ny fiara fitateram-bahoaka amin'ny multiplier.
Misy amin'ny fomba fiasa mitsingevana rehetra. |
| az[31:0] | fahan'ny | 32 | IVA | Ampidiro ny fiara fitateram-bahoaka amin'ny multiplier. Misy amin'ny:
• Mihabetsaka • Ampitomboy • Mihamaro miangona • Fomba Vector 1 • Fomba Vector 2 |
| chainin[31:0] | fahan'ny | 32 | IVA | Ampifandraiso ireo famantarana ireo amin'ny famantarana rojo avy amin'ny fototra DSP IP mitsingevana teo aloha. |
| clk[2:0] | fahan'ny | 3 | IVA | Ampidiro famantarana famantaranandro ho an'ny rejistra rehetra.
Ireo famantarana famantaranandro ireo dia tsy misy afa-tsy raha misy amin'ireo rejisitra fampidirana, rejisitra fantsona, na rejisitra mivoaka Famantaranandro0 or Famantaranandro1 or Famantaranandro2. |
| ena[2:0] | fahan'ny | 3 | Avo | Famantaranandro ahafahan'ny clk[2:0]. Ireo famantarana ireo dia mavitrika-Avo.
• ena[0] dia ho an'ny Famantaranandro0 • ena[1] dia ho an'ny Famantaranandro1 • ena[2] dia ho an'ny Famantaranandro2 |
| aclr[1:0] | fahan'ny | 2 | IVA | Famantarana fampidirana mazava asynchronous ho an'ny rejisitra rehetra. Ireo famantarana ireo dia mavitrika-avo.
Ampiasao aclr[0] ho an'ny rejisitra fampidirana sy fampiasana rehetra aclr[1] ho an'ny rejisitra fantsona sy fivoahana rehetra. |
| hanangonany | fahan'ny | 1 | IVA | Ampidiro famantarana mba ahafahana na manafoana ny endri-javatra accumulator.
• Ampidiro ity famantarana ity mba ahafahan'ny tamberim-bidy mivoaka avy amin'ny mpanentana. • Atsaharo ity famantarana ity mba hanakanana ny mekanika fanehoan-kevitra. Azonao atao ny manamafy na manaisotra an'io famantarana io mandritra ny fotoana fandehanana. Misy amin'ny fomba Multiply Accumulate. |
| rojo [31:0] | Output | 32 | — | Ampifandraiso ireo famantarana ireo amin'ny famantarana chainin amin'ny fototra IP DSP mitsingevana manaraka. |
| valiny[31:0] | Output | 32 | — | Ampidiro ny data bus avy amin'ny IP core. |
Tantara Fanavaozana antontan-taratasy
Fanovana amin'ny Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| Daty | Malagasy Bible | FIOVANA |
| Novambra 2017 | 2017.11.06 | Famoahana voalohany. |
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
Documents / Loharano
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Torolàlana ho an'ny mpampiasa Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
