英特爾 Cyclone 10 原生浮點 DSP FPGA IP
英特爾® Cyclone® 10 GX 原生浮點 DSP 英特爾® FPGA IP 使用者指南
參數化英特爾® Cyclone® 10 GX 本機浮點 DSP 英特爾® FPGA IP
選擇不同的參數來建立適合您設計的IP核。
- 在英特爾® Quartus® Prime 專業版中，建立一個針對英特爾 Cyclone® 10 GX 裝置的新專案。
- 在 IP Catalog 中，按一下 Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP。
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP 參數編輯器開啟。 - 在「新 IP 變體」對話方塊中，輸入實體名稱並按一下「確定」。
- 在參數下，選擇 DSP 範本和 View 您想要的 IP 核
- 在 DSP 模組中 View，切換每個有效暫存器的時鐘或重設。
- 對於乘加或向量模式 1，按一下 GUI 中的 Chain In 多工器以選擇來自 chainin 連接埠或 Ax 連接埠的輸入。
- 點選 GUI 中的加法器符號可選擇加法或減法。
- 按一下 GUI 中的 Chain Out 多工器以啟用 chainout 連接埠。
- 點選生成 HDL。
- 按一下“完成”。
Intel Cyclone 10 GX 原生浮點 DSP Intel FPGA IP 參數
表 1. 參數
| 範圍 | 價值 | 預設值 | 描述 |
| DSP模板 | 乘 添加
乘加乘加向量模式 1 向量模式2 |
乘 | 選擇 DSP 模組所需的操作模式。
所選操作反映在 DSP模組 View. |
| View | 暫存器啟用暫存器清除 | 暫存器啟用 | 選擇暫存器時脈方案或重設方案的選項 view。所選操作反映在 DSP模組 View. |
| 持續… | |||
| 範圍 | 價值 | 預設值 | 描述 |
| 選擇 暫存器啟用 為了 DSP模組 View 顯示暫存器時脈方案。您可以更改此中每個暫存器的時鐘 view.
選擇 寄存器清除 為了 DSP模組 View 顯示暫存器重置方案。打開 使用單一清除 更改暫存器重置方案。 |
|||
| 使用單一清除 | 開或關 | 離開 | 如果您希望透過一次重設 DSP 模組中的所有暫存器，請開啟此參數。關閉此參數可使用不同的重設連接埠來重設暫存器。
開啟輸出暫存器清0；關閉以清除輸出暫存器上的 1。 清除0 輸入暫存器使用 aclr[0] 訊號. 清除1 用於輸出和管線暫存器用途 aclr[1] 訊號。 所有輸入暫存器均使用 aclr[0] 重設訊號。所有輸出和管線暫存器都使用 aclr[1] 重設訊號。 |
| 數位訊號處理器 View 堵塞。 | |||
| 多工器中的鏈 (14) | 啟用 禁用 | 停用 | 按一下多工器以啟用 chainin
港口。 |
| 鏈出多工器 (12) | 禁用啟用 | 停用 | 點擊多路復用器以啟用 chainout
港口。 |
| 加法器 (13) | +
– |
+ | 點選 加法器 符號選擇加法或減法模式。 |
| 暫存器時鐘
• ax_clock (2) • ay_clock (3) • az_clock (4) • 多管道時脈(5) • ax_chainin_pl_clock (7) • 加法器輸入時鐘 (9) • adder_input_2_clock (10) • 輸出時脈 (11) • 累積時鐘 (1) • Accum_pipeline_clock (6) • Accum_adder_clock (8) |
沒有任何 時鐘0
時鐘1 時鐘2 |
時鐘0 | 若要繞過任何暫存器，請將暫存器時鐘切換為 沒有任何.
將暫存器時鐘切換為： • 時鐘0 使用clk[0]訊號作為時脈源 • 時鐘1 使用clk[1]訊號作為時脈源 • 時鐘2 使用clk[2]訊號作為時脈源 您只能在選擇時變更這些設置 暫存器啟用 in View 範圍。 |
圖 1. DSP 模組 View
表 2. DSP 模板
| DSP 模板 | 描述 |
| 乘 | 執行單精確度乘法運算並應用下列等式：
• 輸出 = Ay * Az |
| 添加 | 執行單精度加法或減法運算並應用下列方程式：
• 輸出 = Ay + Ax • Out = Ay – Ax |
| 乘加 | 此模式執行單精度乘法，然後執行加法或減法運算並應用下列等式。
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • 輸出 = (Ay * Az) + Ax |
| 乘法累加 | 執行浮點乘法，然後與先前的乘法結果進行浮點加法或減法，並應用以下等式：
• Out(t) = [Ay(t) * Az(t)] – 累加時的 Out (t-1) 訊號被驅動為高電平。 • 當累加埠驅動為高電位時，Out(t) = [Ay(t) * Az(t)] + Out (t-1)。 • 當累加埠被驅動為低電位時，Out(t) = Ay(t) * Az(t)。 |
| 向量模式1 | 使用來自前一個變數 DSP 模組的 chainin 輸入執行浮點乘法，然後執行浮點加法或減法，並應用下列等式： |
| 持續… | |
| DSP 模板 | 描述 |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) ，chainout = Ax |
|
| 向量模式2 | 執行浮點乘法，其中 IP 核將乘法結果直接提供給 chainout。然後，IP 核從輸入 Ax 中添加或減去來自前一個可變 DSP 模組的 chainin 輸入作為輸出結果。
此模式應用以下等式： • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin ， chainout = Ay * Az • Out = Ax ，chainout = Ay * Az |
Intel Cyclone 10 GX 本機浮點 DSP Intel FPGA IP 訊號
圖 2. Intel Cyclone 10 GX 本機浮點 DSP Intel FPGA IP 訊號
此圖顯示了IP核的輸入和輸出訊號。
表 3. Intel Cyclone 10 GX 本機浮點 DSP Intel FPGA IP 輸入訊號
| 訊號名稱 | 類型 | 寬度 | 預設 | 描述 |
| 斧頭[31:0] | 輸入 | 32 | 低的 | 乘法器的輸入資料匯流排。適用於：
• 新增模式 • 乘加模式，無鏈入和鏈出功能 • 向量模式1 • 向量模式2 |
| 哎呀[31:0] | 輸入 | 32 | 低的 | 乘法器的輸入資料匯流排。
適用於所有浮點操作模式。 |
| 阿茲爾[31:0] | 輸入 | 32 | 低的 | 乘法器的輸入資料匯流排。適用於：
• 乘法 • 乘加 • 乘法累加 • 向量模式1 • 向量模式2 |
| 鏈入[31:0] | 輸入 | 32 | 低的 | 將這些訊號連接到來自前面的浮點 DSP IP 核的 chainout 訊號。 |
| 時鐘[2:0] | 輸入 | 3 | 低的 | 所有暫存器的輸入時脈訊號。
僅當任何輸入暫存器、管線暫存器或輸出暫存器設定為 時鐘0 or 時鐘1 or 時鐘2. |
| 埃納[2:0] | 輸入 | 3 | 高的 | clk[2:0] 的時脈使能。這些訊號為高電平有效。
• ena[0] 用於 時鐘0 • ena[1] 用於 時鐘1 • ena[2] 用於 時鐘2 |
| aclr[1:0] | 輸入 | 2 | 低的 | 所有暫存器的非同步清零輸入訊號。這些訊號為高電平有效。
使用 存取控制暫存器[0] 對於所有輸入暫存器和使用 存取控制暫存器[1] 對於所有管道和輸出暫存器。 |
| 累積 | 輸入 | 1 | 低的 | 用於啟用或停用累加器功能的輸入訊號。
• 置位此訊號以啟用加法器輸出的回饋。 • 取消該訊號以停用回饋機制。 您可以在運行時斷言或取消斷言該信號。 在乘法累加模式下可用。 |
| 鏈出[31:0] | 輸出 | 32 | — | 將這些訊號連接到下一個浮點 DSP IP 核的 chainin 訊號。 |
| 結果[31:0] | 輸出 | 32 | — | 來自IP核的輸出資料匯流排。 |
文件修訂歷史
對 Intel Cyclone 10 GX 原生浮點 DSP Intel FPGA IP 使用者指南的更改
| 日期 | 版本 | 變化 |
| 2017年XNUMX月 | 2017.11.06 | 初次發布。 |
英特爾公司。 版權所有。 英特爾、英特爾徽標和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保修保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務，除非英特爾明確書面同意。 建議英特爾客戶在依賴任何已發布信息和下訂單購買產品或服務之前獲取最新版本的設備規格。 *其他名稱和品牌可能被認為是他人的財產。
文件/資源
 |
英特爾 Cyclone 10 原生浮點 DSP FPGA IP [pdf] 使用者指南 Cyclone 10 原生浮點 DSP FPGA IP、10 原生浮點 DSP FPGA IP、原生浮點 DSP FPGA IP、浮點 DSP FPGA IP、DSP FPGA IP、FPGA IP |
