intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Uporabniški priročnik
Parametriranje Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Izberite različne parametre, da ustvarite jedro IP, primerno za vaš dizajn.
- V Intel® Quartus® Prime Pro Edition ustvarite nov projekt, ki je namenjen napravi Intel Cyclone® 10 GX.
- V katalogu IP kliknite Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Odpre se urejevalnik parametrov Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - V pogovornem oknu Nova različica IP-ja vnesite ime entitete in kliknite V redu.
- Pod Parametri izberite predlogo DSP in View želite za svoje jedro IP
- V bloku DSP View, preklopite uro ali ponastavite vsak veljavni register.
- Za Multiply Add ali Vector Mode 1 kliknite multiplekser Chain In v GUI, da izberete vhod iz vrat chainin ali vrat Axe.
- Kliknite simbol seštevalnika v GUI, da izberete seštevanje ali odštevanje.
- Kliknite multiplekser Chain Out v grafičnem uporabniškem vmesniku, da omogočite vrata za verižni izklop.
- Kliknite Ustvari HDL.
- Kliknite Dokončaj.
Intel Cyclone 10 GX Native DSP s plavajočo vejico Intel FPGA IP parametri
Tabela 1. Parametri
| Parameter | Vrednost | Privzeta vrednost | Opis |
| Predloga DSP | Pomnožite Dodaj
Pomnoži Dodaj Pomnoži Zberi vektorski način 1 Vektorski način 2 |
Pomnožite | Izberite želeni način delovanja za blok DSP.
Izbrana operacija se odraža v Blok DSP View. |
| View | Register Omogoči Register Clears | Registracija Omogoča | Možnosti izbire časovne sheme ali sheme ponastavitve za registre view. Izbrana operacija se odraža v Blok DSP View. |
| nadaljevanje ... | |||
| Parameter | Vrednost | Privzeta vrednost | Opis |
| Izberite Registracija Omogoča za Blok DSP View za prikaz časovne sheme registrov. V tem lahko spremenite ure za vsakega od registrov view.
Izberite Registracija Počisti za Blok DSP View za prikaz sheme ponastavitve registrov. Vklopi Uporabi Single Clear spremeniti shemo ponastavitve registrov. |
|||
| Uporabi Single Clear | Vklop ali izklop | Izključeno | Vklopite ta parameter, če želite, da z enkratno ponastavitvijo ponastavite vse registre v bloku DSP. Izklopite ta parameter, če želite za ponastavitev registrov uporabiti druga vrata za ponastavitev.
Vklopite za brisanje 0 na izhodnem registru; izklop za brisanje 1 na izhodnem registru. Jasno 0 za vhodne registre uporablja aclr[0] signal. Jasno 1 za uporabo izhodnih in cevovodnih registrov signal aclr[1]. Vsi vhodni registri uporabljajo signal za ponastavitev aclr[0]. Vsi izhodni in cevovodni registri uporabljajo signal za ponastavitev aclr[1]. |
| DSP View Blokiraj. | |||
| Verižni multiplekser (14) | Omogoči onemogoči | Onemogoči | Kliknite na multiplekser, da omogočite veriženje
pristanišče. |
| Verižni multiplekser (12) | Onemogočiti omogočiti | Onemogoči | Kliknite na multiplekser, da omogočite verižni izklop
pristanišče. |
| Seštevalnik (13) | +
– |
+ | Kliknite na Seštevalnik simbol za izbiro načina seštevanja ali odštevanja. |
| Registrirajte uro
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • izhodna_ura (11) • collecte_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Noben Ura 0
Ura 1 Ura 2 |
Ura 0 | Če želite zaobiti kateri koli register, preklopite uro registra na Noben.
Preklopite registrsko uro na: • Ura 0 za uporabo signala clk[0] kot vira ure • Ura 1 za uporabo signala clk[1] kot vira ure • Ura 2 za uporabo signala clk[2] kot vira ure Te nastavitve lahko spremenite le, ko izberete Registracija Omogoča in View parameter. |
Slika 1. Blok DSP View
Tabela 2. Predloge DSP
| Predloge DSP | Opis |
| Pomnožite | Izvede operacijo množenja z eno natančnostjo in uporabi naslednjo enačbo:
• Out = Ay * Az |
| Dodaj | Izvaja seštevanje ali odštevanje z eno natančnostjo in uporablja naslednje enačbe:.
• Out = Ay + Ax • Out = Ay – Ax |
| Pomnoži Dodaj | Ta način izvaja množenje z enojno natančnostjo, ki mu sledijo operacije seštevanja ali odštevanja, in uporablja naslednje enačbe.
• Out = (Ay * Az) – veriženje • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Množi kopičenje | Izvaja množenje s plavajočo vejico, ki mu sledi seštevanje ali odštevanje s plavajočo vejico s prejšnjim rezultatom množenja, in uporablja naslednje enačbe:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1), ko se kopiči signal je visoko. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), ko je vrata za zbiranje visoko. • Out(t) = Ay(t) * Az(t), ko je akumulativna vrata nizka. |
| Vektorski način 1 | Izvaja množenje s plavajočo vejico, ki mu sledi seštevanje ali odštevanje s plavajočo vejico z vnosom verige iz prejšnjega bloka DSP spremenljivke, in uporablja naslednje enačbe:. |
| nadaljevanje ... | |
| Predloge DSP | Opis |
| • Out = (Ay * Az) – veriženje
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , veriga = Ax |
|
| Vektorski način 2 | Izvaja množenje s plavajočo vejico, pri čemer jedro IP napaja rezultat množenja neposredno v verigo. Jedro IP nato doda ali odšteje vhod verige iz prejšnjega spremenljivega bloka DSP od vhoda Ax kot izhodni rezultat.
Ta način uporablja naslednje enačbe: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax, veriga = Ay * Az |
Intel Cyclone 10 GX Native DSP s plavajočo vejico Intel FPGA IP signali
Slika 2. Intel Cyclone 10 GX Native DSP s plavajočo vejico Intel FPGA IP signali
Slika prikazuje vhodne in izhodne signale jedra IP.
Tabela 3. Intel Cyclone 10 GX Native DSP s plavajočo vejico Intel FPGA IP vhodni signali
| Ime signala | Vrsta | širina | Privzeto | Opis |
| sekira[31:0] | Vnos | 32 | Nizka | Vhodno podatkovno vodilo v množilnik. Na voljo v:
• Dodaj način • Način množenja in dodajanja brez funkcije veriženja in izpada • Vektorski način 1 • Vektorski način 2 |
| ja[31:0] | Vnos | 32 | Nizka | Vhodno podatkovno vodilo v množilnik.
Na voljo v vseh načinih delovanja s plavajočo vejico. |
| az[31:0] | Vnos | 32 | Nizka | Vhodno podatkovno vodilo v množilnik. Na voljo v:
• Pomnožite • Pomnoži Seštej • Pomnoži kopičenje • Vektorski način 1 • Vektorski način 2 |
| veriži [31:0] | Vnos | 32 | Nizka | Povežite te signale z verižnimi signali iz predhodnega jedra DSP IP s plavajočo vejico. |
| clk[2:0] | Vnos | 3 | Nizka | Vhodni taktni signali za vse registre.
Ti urni signali so na voljo le, če je kateri od vhodnih registrov, registrov cevovoda ali izhodnih registrov nastavljen na Ura 0 or Ura 1 or Ura 2. |
| ena[2:0] | Vnos | 3 | visoko | Omogočanje ure za clk[2:0]. Ti signali so aktivni-visoki.
• ena[0] je za Ura 0 • ena[1] je za Ura 1 • ena[2] je za Ura 2 |
| aclr[1:0] | Vnos | 2 | Nizka | Asinhroni jasni vhodni signali za vse registre. Ti signali so aktivni-visoki.
Uporaba aclr[0] za vse vhodne registre in uporabo aclr[1] za vse cevovodne in izhodne registre. |
| kopičiti | Vnos | 1 | Nizka | Vhodni signal za omogočanje ali onemogočanje funkcije akumulatorja.
• Uveljavite ta signal, da omogočite povratno informacijo izhoda seštevalnika. • Odstranite ta signal, da onemogočite povratni mehanizem. Ta signal lahko med izvajanjem uveljavite ali prekličete. Na voljo v načinu Multiply Accumulate. |
| veriga[31:0] | Izhod | 32 | — | Povežite te signale z verižnimi signali naslednjega jedra DSP IP s plavajočo vejico. |
| rezultat[31:0] | Izhod | 32 | — | Izhodno podatkovno vodilo iz jedra IP. |
Zgodovina revizij dokumenta
Spremembe Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Uporabniški priročnik
| Datum | Različica | Spremembe |
| november 2017 | 2017.11.06 | Začetna izdaja. |
Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
Dokumenti / Viri
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Uporabniški priročnik Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
